KR100284905B1 - 반도체 장치의 콘택 형성 방법 - Google Patents

반도체 장치의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 자기정렬 콘택(self-aligned contact) 및 동시 콘택(simultaneous contact)을 갖는 반도체 장치의 콘택 형성 방법에 관한 것으로, 반도체 기판 상에 게이트 라인(gate line)이 형성된다. 게이트 라인을 포함하여 반도체 기판 전면에 얇은 산화막 및 게이트 스페이서 형성용 절연막인 질화막이 차례로 증착된다. 주변회로 영역의 NMOS 트랜지스터 형성 영역의 질화막이 건식 식각 되어 제 1 게이트 스페이서가 형성된 후, n+형 소오스/드레인 이온주입 공정이 수행된다. 주변회로 영역의 PMOS 트랜지스터 형성 영역의 질화막이 건식 식각 되어 제 2 게이트 스페이서가 형성된 후, p+형 소오스/드레인 이온주입 공정이 수행된다. 이때, 제 1 및 제 2 게이트 스페이서 양측의 산화막이 제거된 후, 실리사이드화(silicidation) 공정으로 소오스/드레인 영역에 실리사이드막이 형성될 수 있다. 반도체 기판 전면에 평탄한 상부 표면을 갖는 층간절연막이 형성된다. 셀 어레이 영역의 자기정렬 콘택이 형성될 부위의 층간절연막이 부분적으로 식각 되어 자기정렬 콘택 오프닝(contact opening)이 형성된다. 콘택 오프닝 하부의 질화막이 건식 식각 되어 제 3 게이트 스페이서가 형성된다. 제 3 게이트 스페이서 사이의 산화막이 식각 되어 자기정렬 콘택홀이 형성된다. 자기정렬 콘택홀을 통해 반도체 기판과 전기적으로 접속되는 콘택 패드가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 스페이서 형성 및 자기정렬 콘택홀 형성시 발생되는 셀 접합 영역의 반도체 기판의 손상(damage)을 최소화 할 수 있고, 자기정렬 콘택 형성 마진(margin)을 증가시킬 수 있으며, 접합 누설 전류(junction leakage current) 및 기생 저항(parasitic resistance) 증가를 억제할 수 있고, 따라서 제품의 신뢰성(reliability) 및 수율(yield)을 향상시킬 수 있다. 그리고, 추가의 사진 공정 없이 주변회로 영역에 용이하게 선택적으로 실리사이드막을 형성할 수 있다. 또한, 게이트 마스크막을 층간절연막과 동일한 계열의 막질 즉, 산화막으로 형성하고, 콘택홀 형성시 얇은 실리콘 질화막을 식각 정지층으로 사용함으로써, 게이트 라인 및 접합 영역과 각각 전기적으로 접속되는 콘택을 접합 소모를 최소화시키면서 동시에 형성할 수 있고, 이때 접합 영역 상의 실리사이드막의 소모를 최소화시킴으로써 콘택 저항 증가를 방지할 수 있다.

Description

반도체 장치의 콘택 형성 방법(METHOD FOR FORMING CONTACTS OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 좀 더 구체적으로는 자기정렬 콘택(self-aligned contact) 및 동시 콘택(simultaneous contact)을 갖는 반도체 장치의 콘택 형성 방법에 관한 것이다.
반도체 메모리 장치(memory device)의 집적도가 높아지고 크기가 축소되면서 디자인 룰(design rule)이 계속해서 작아지고 있다. 디자인 룰이 작아지면서 각 층의 선폭(critical dimension)도 작아지고, 층(layer)과 층 사이의 간격도 계속해서 작아지고 있다. 특히, DRAM 셀 어레이(cell array) 영역은 반도체 제조 공정 중 공정 마진(process margin)이 가장 작은 영역 중 하나이며, 디자인 룰이 작아짐에 따라 셀 어레이 영역에 형성되는 콘택을 자기정렬(self align) 방법으로 제조하게 되었다.
또한, 최근에 반도체 소자의 가치를 높이기 위해서 DRAM과 같은 메모리 소자와 CPU(central processing unit)와 같은 로직(logic) 소자를 함께 탑재한 시스템 온 어 칩(system on a chip)이 향후의 반도체 소자로서 각광받고 있다. 이러한 복합 소자의 경우 로직 부분의 고속(high speed) 동작을 위하여 트랜지스터의 소오스/드레인 영역에 선택적으로 실리사이드(silicide)막을 형성하여 트랜지스터의 기생 저항(parasitic resistance)을 감소시켜 트랜지스터의 성능 개선을 꾀하게 된다. 이때 DRAM 부분의 셀 어레이 영역은 DRAM의 리프레시(refresh) 특성을 위하여 실리사이드를 형성하지 않게 된다.
도 1a 내지 도 1c는 종래의 반도체 메모리 장치의 콘택 형성 방법의 공정들을 개략적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 DRAM의 콘택 형성 방법은 먼저, 자기정렬 콘택 형성 공정이 수행된다. 즉, 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판(1) 상에 예를 들어, 얕은 트렌치 격리(shallow trench isolation) 공정을 이용하여 소자격리막(2)이 형성된다. 반도체 기판(1) 상에 게이트 절연막(도면에 미도시)이 형성된 후, 폴리실리콘막(4), 폴리사이드막(polycide layer)(WSi2또는 TiSi2)(5), 그리고 게이트 마스크막(gate mask layer)(6)인 실리콘 질화막(6)이 차례로 증착된 후 이 막들이 패터닝(patterning)되어 게이트 라인(gate line)(8)이 형성된다.
상기 반도체 기판(1) 상에 저농도 불순물 이온이 주입되어 상기 게이트 라인(8) 양측의 반도체 기판(1) 내에 각각의 저농도 소오스/드레인 영역(9a - 9c)이 형성된다.
다음, 상기 게이트 라인(8)을 포함하여 반도체 기판(1) 전면에 게이트 스페이서 형성용 절연막인 실리콘 질화막이 증착된 후, 에치 백(etch back) 공정으로 식각 되어 게이트 스페이서(10)가 형성된다. 상기 게이트 스페이서(10)는 후속 층간절연막 식각 공정시 식각 정지층으로 작용하게 된다.
상기 주변회로 영역 상에 고농도 불순물 이온이 주입되어 게이트 스페이서(10) 양측의 반도체 내에 각각의 고농도 소오스/드레인 영역(11a, 11b)이 형성된 후, 상기 게이트 스페이서(10)를 포함하여 반도체 기판(1) 전면에 층간절연막(12)이 증착된다. 상기 층간절연막(12)의 상부가 평탄화 식각된 후, 셀 어레이 영역에 자기정렬 콘택이 형성될 부분의 층간절연막이 이방성 식각(anisotropic etch) 공정으로 식각 되어 자기정렬 패드 콘택홀(14)이 형성된다. 이때, 상기 자기정렬 패드 콘택홀(14) 형성을 위한 이방성 식각 공정시 산화막 대비 실리콘 질화막의 식각 선택비(etch selectivity)가 높은 조건으로 진행하여, 자기정렬 콘택 부분의 산화막이 식각될 때 게이트 마스크막(6) 내지 게이트 스페이서(10)의 손실을 최소화시킨다.
다음, 상기 패드 콘택홀(14)이 도전막 예를 들어, 폴리실리콘막으로 완전히 채워진 후, 에치 백 내지 CMP 공정으로 평탄화 식각 되면 도 1b에 도시된 바와 같이, 상기 패드 콘택홀(14)을 통해 반도체 기판(1)과 전기적으로 접속되는 자기정렬 콘택인 콘택 패드(16)가 완성된다.
그러나, 상술한 바와 같은 종래 기술은 게이트 스페이서(10)를 형성하기 위해 실리콘 질화막을 식각할 때 반도체 기판(1)이 소모(consumption) 되고, 또한 상기 자기정렬 패드 콘택홀(14)을 형성하기 위해 층간절연막(12)을 식각할 때도 반도체 기판(1)이 소모된다.(참조 번호 17) 그 결과, 셀 접합(cell junction)이 매우 취약해지며, 더욱이 이온주입된 상기 저농도 소오스/드레인 영역(9a)의 반도체 기판이 소모됨에 따라 기생 저항(저농도 소오스/드레인 저항 및 콘택 저항)이 급격히 증가되는 문제점이 발생된다.
이러한 문제점들로 인해 특정 셀의 동작 마진(margin)이 취약해져서 단일 비트 페일(single bit fail)이나 리프레시 페일(refresh fail) 등의 치명적인 문제점이 발생된다.
이러한 문제를 해결하는 방법으로, 통상적으로 게이트 스페이서 식각 공정 후 산화 공정을 수행하여 식각 손상(etch damage)을 치유하고, 또한 플러그 이온주입(plug ion implantation)을 실시하여 저항이나 접합 문제를 개선하고 있다.
그러나, 이러한 방법은 공정이 추가되는 문제점 및 셀 트랜지스터의 특성이 변화되는 문제점이 있게 된다. 또한, 최근에 얕은 트렌치 격리를 적용하면서 산화 공정 내지 이온주입이 과다한 경우 반도체 기판에 손상을 유발하여 전기적 페일이 발생된다.
마지막으로, 상기 콘택 패드(16)를 포함하여 층간절연막(12) 상에 다른 층간절연막(20)이 형성된다. 상호연결(interconnection) 형성을 위해, 상기 콘택 패드(16), 상기 폴리사이드막(5), 그리고 고농도 소오스/드레인 영역(11a, 11b)이 각각 노출되도록 상기 층간절연막(20) 및 게이트 마스크막(6)이 식각 되어 각각의 콘택홀(21a - 21e)이 동시에 형성된다. 이하, 상기 콘택홀(21b, 21d)은 게이트 콘택홀이라 하고, 상기 콘택홀(21c, 21e)은 엑티브 콘택홀이라 한다.
상기 게이트 콘택홀(21b, 21d)과 엑티브 콘택홀(21c, 21e)이 도전막 예를 들어, 금속막으로 채워져서 도 1c에 도시된 바와 같이, 상기 콘택 패드(16), 폴리사이드막(5), 그리고 고농도 소오스/드레인 영역(11a, 11b)과 각각 전기적으로 접속되는 상호연결 콘택(22a - 22e)이 형성된다.
그러나, 상기 게이트 콘택홀(21b, 21d)과 엑티브 콘택홀(21c, 21e)을 동시에 형성하는 것은 매우 어렵다. 이것은, 상기 게이트 콘택홀(21b, 21d)의 경우, 산화막인 층간절연막(20, 12)과 실리콘 질화막인 게이트 마스크막(6)이 식각 되어야 하고, 엑티브 콘택홀(21c, 21e)의 경우 층간절연막(20, 12)만이 식각 되어야 하기 때문이다. 더욱이, 게이트 콘택홀(21b, 21d)과 엑티브 콘택홀(21c, 21e)의 단차에 따른 식각량의 차이로 인해 상기 게이트 콘택홀(21b, 21d)과 엑티브 콘택홀(21c, 21e)을 동시에 형성하는 것이 어렵다.
따라서, 동시 형성을 위한 식각시, 게이트 콘택홀(21b, 21d)에 초점을 두게 되면 상기 엑티브 콘택홀(21c, 21e)의 낫 오픈(not open)의 가능성이 증가되고, 상기 엑티브 콘택홀(21c, 21e)에 초점을 두게 되면 게이트 콘택홀(21b, 21d) 하부의 폴리사이드막(5)이 과도하게 식각 되어 콘택 저항이 증가되는 문제가 발생될 수 있다.
따라서, 상기 낫 오픈 및 콘택 저항 증가를 방지하기 위해서, 상기 게이트 라인(8)의 상부의 실리콘 질화막(6) 상에서 정지하는 조건으로 식각 공정을 수행한 후, 실리콘 질화막을 식각 하는 공정을 수행할 수 있는데, 이때 접합 소모(junction consumption)가 과도하게 되는 문제점이 있게 된다.(참조 번호 24)
그러므로, 상기 과도한 접합 소모의 문제점을 해결하기 위해, 고농도 소오스/드레인 영역(11a, 11b) 형성 후, 반도체 기판(1) 전면에 얇은 실리콘 질화막을 증착하여 콘택홀 형성을 위한 식각 공정시 게이트 라인(8) 뿐아니라, 고농도 소오스/드레인 영역에 대해 식각 정지층으로 사용되도록 할 수 있다.
그러나, 이 경우도 참조 번호 58과 같이, 게이트 라인(8) 상부의 실리콘 질화막은 두껍게 형성되고, 고농도 소오스/드레인 영역(11a, 11b) 상에는 실리콘 질화막이 얇게 형성되어 게이트 콘택홀(21b, 21d) 형성을 위해 게이트 라인(8) 상부의 실리콘 질화막을 식각 하는 동안 엑티브 콘택홀(21c, 21e)의 하부에 과도한 과식각이 공정이 수행되어 접합 소모가 과도하게 되는 문제점이 발생된다. 이러한 문제점은 산화막에 대한 실리콘의 식각 선택비는 우수하나, 실리콘 질화막에 대한 실리콘의 식각 선택비가 상대적으로 좋지 않기 때문에 발생되는 것이다.
최근 고속 메모리 특성을 구현하기 위해서, 소오스/드레인 영역에 실리사이드막을 형성하고 있다.
도 2a 및 도 2b는 종래의 소오스/드레인 실리사이드(source/drain silicide) 공정이 적용된 반도체 메모리 장치의 콘택 형성 방법의 공정들을 개략적으로 보여주는 흐름도이다.
도 2a를 참조하면, 종래의 DRAM의 콘택 형성 방법은, 소오스/드레인 영역에 실리사이드막(46)을 형성하는 공정이 수행되는 경우, 게이트 스페이서(42) 형성시 반도체 기판(30)이 받는 손상을 최소화해야 하며, 이를 위해 게이트 스페이서 형성용 실리콘 질화막 증착 전에 얇은 산화막(40)이 증착된다. 상기 산화막(40)은 게이트 스페이서 형성용 실리콘 질화막을 에치 백 할 때 반도체 기판(30) 상에 어느 정도 남게 된다.
그러나, 게이트 스페이서(42) 형성 후, 게이트 라인(38)의 측벽과 게이트 스페이서(42) 사이의 산화막(40)이 노출되고, 이 노출된 산화막(40)이 후속 자기정렬 패드 콘택홀(49)을 형성하기 위한 층간절연막(48) 식각 공정시 함께 식각 되어 참조 번호 50과 같은 식각 불량이 발생된다.
이 경우, 후속 콘택 패드(52)와 폴리사이드막(35)이 서로 접촉하게 되는 문제점이 발생된다. 특히, 이와 같은 자기정렬 콘택을 적용할 때 산화막 대비 실리콘 질화막의 식각 선택비가 매우 높지 않으면 콘택 패드(52)와 게이트 전극(34, 35) 사이의 절연 특성이 악화된다. 이를 개선하기 위하여, 게이트 마스크막(36)의 두께를 증가시키면 상기 자기정렬 패드 콘택홀(49)이 깊어져서 상기 층간절연막(48) 증착시 보이드(void)가 발생될 수 있다. 이와 달리, 상기 게이트 스페이서(42)의 두께를 증가시키면 상기 자기정렬 패드 콘택홀(49)의 폭이 좁아지게 되어 마찬가지로, 상기 층간절연막(48) 증착시 보이드(void)가 발생될 수 있고, 또한 이 경우 콘택의 크기가 작아져서 콘택 저항이 증가되는 문제점이 있게 된다.
도 2b에 있어서, 상기 콘택 패드(52)를 포함하여 층간절연막(48) 상에 다른 층간절연막(54)이 형성된 후, 상기 콘택 패드(52), 폴리사이드막(35), 그리고 고농도 소오스/드레인 영역(44, 45)이 노출되도록 각각의 콘택홀(55a - 55e)이 형성된다. 다음, 상기 콘택홀(55a - 55e)이 도전막 예를 들어, 금속막으로 채워져서 상기 콘택 패드(52), 폴리사이드막(35), 그리고 고농도 소오스/드레인 영역(44, 45)과 각각 전기적으로 접속되는 상호연결 콘택(56a - 56e)이 형성된다.
그러나, 이 경우에도 상기 콘택홀(55a - 55e) 형성시 접합 소모가 과도한 문제점이 발생되며, 또한 실리사이드막(46)이 소모되어 접합 손상 및 콘택 저항이 커지는 문제점이 발생된다. 그러므로, 게이트 콘택홀(21b, 21d)과 엑티브 콘택홀(21c, 21e)을 분리하여 형성함으로써 이러한 문제점을 해결할 수 있으나, 사진 식각 공정이 추가되고 전체 공정 단계가 증가되는 문제점이 있게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 게이트 스페이서 형성 및 자기정렬 콘택 형성시 반도체 기판의 손상을 최소화 할 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 자기정렬 콘택 형성시 식각 마진을 증가시킬 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은 주변회로 영역에 실리사이드를 용이하게 형성할 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은 과도한 접합 소모 없이 게이트 및 접합 영역에 동시에 콘택홀을 형성할 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 있다.
도 1a 내지 도 1c는 종래의 반도체 메모리 장치의 콘택 형성 방법의 공정들을 개략적으로 보여주는 흐름도;
도 2a 및 도 2b는 종래의 소오스/드레인 실리사이드(source/drain silicide) 공정이 적용된 반도체 메모리 장치의 콘택 형성 방법의 공정들을 개략적으로 보여주는 흐름도;
도 3a 내지 도 3g는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 4는 본 발명의 제 2 실시예에 따른 소오스/드레인 실리사이드 공정이 적용된 반도체 메모리 장치의 콘택 형성 방법을 설명하기 위한 단면도;
도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법을 설명하기 위한 단면도;
도 6은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법을 설명하기 위한 단면도;
도 7은 본 발명의 제 5 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1, 30, 100 : 반도체 기판 2, 32, 102 : 소자격리막
4, 34, 104 : 폴리실리콘막 5, 35, 105 : 폴리사이드막
6, 36, 106, 106b : 게이트 마스크막 8, 38, 108 : 게이트 라인
10, 42, 112a - 112c : 게이트 스페이서
12, 20, 48, 54, 120, 130 : 층간절연막
14, 49, 124 : 자기정렬 패드 콘택홀
16, 52, 126 : 콘택 패드
21a - 21e, 55a - 55e, 131a - 131e : 콘택홀
22a - 22e, 56a - 56e, 132a - 132e : 상호연결 콘택
9a - 9c, 39a - 39c, 109a - 109c : 저농도 소오스/드레인 영역
40, 110 : 산화막
11a, 11b, 44, 45, 115, 117 : 고농도 소오스/드레인 영역
46, 118 : 실리사이드막 114, 116 : 포토레지스트 패턴
106a, 119 : 얇은 실리콘 질화막 122 :자기정렬 콘택 오프닝
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 셀 어레이 영역(cell array region) 및 주변회로 영역(peripheral circuit region)을 갖는 반도체 기판 상에 게이트 라인을 형성하는 단계; 상기 주변회로 영역은 제 1 도전형 모오스 트랜지스터 영역(first conductive type MOS transistor region) 및 제 2 도전형 모오스 트랜지스터 영역(second conductive type transistor region)을 포함하고, 상기 게이트 라인을 포함하여 반도체 기판 전면에 상호 식각 선택비를 갖는 제 1 절연막 및 제 2 절연막을 차례로 증착 하는 단계; 상기 제 1 도전형 모오스 트랜지스터 영역의 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 제 1 게이트 스페이서를 형성하는 단계; 상기 제 1 게이트 스페이서 양측의 제 1 절연막 상에 제 1 소오스/드레인 불순물 이온을 주입하는 단계; 상기 제 2 도전형 모오스 트랜지스터 영역의 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 제 2 게이트 스페이서를 형성하는 단계; 상기 제 2 게이트 스페이서 양측의 제 1 절연막 상에 제 2 소오스/드레인 불순물 이온을 주입하는 단계; 상기 반도체 기판 전면에 층간절연막을 증착 하는 단계; 상기 셀 어레이 영역의 자기정렬 콘택이 형성될 영역의 제 2 절연막의 상부 표면이 노출되도록 상기 층간절연막을 부분적으로 식각 하여 자기정렬 콘택 오프닝을 형성하는 단계; 상기 콘택 오프닝 하부의 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 제 3 게이트 스페이서를 형성하는 단계; 상기 콘택 오프닝 하부의 제 3 게이트 스페이서 사이의 반도체 기판의 상부 표면이 노출되도록 상기 제 1 절연막을 식각 하는 단계; 및 상기 오프닝을 도전막으로 채워서 반도체 기판과 전기적으로 접속되는 자기정렬 콘택을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 소오스/드레인 불순물 이온주입 공정 후, 상기 제 1 및 제 2 게이트 스페이서 양측의 각각의 반도체 기판의 상부 표면이 노출되도록 상기 제 1 절연막을 부분적으로 식각 하는 단계; 및 상기 노출된 반도체 기판을 실리사이드화(silicidation) 하여 반도체 기판 상에 실리사이드막(silicide layer)을 형성하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 게이트 도전막 및 게이트 마스크막이 차례로 증착 및 패터닝 되어 형성된 게이트 라인과, 게이트 라인 양측의 반도체 기판 내에 형성된 제 1 접합 영역을 포함하는 반도체 장치의 콘택 형성 방법에 있어서, 상기 게이트 라인을 포함하여 반도체 기판 전면에 상호 식각 선택비를 갖는 제 1 절연막 및 제 2 절연막을 차례로 증착 하는 단계; 상기 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 게이트 라인의 양측벽에 게이트 스페이서를 형성하는 단계; 반도체 기판 상에 불순물 이온을 주입하여 상기 게이트 스페이서 양측의 반도체 기판 내에 제 2 접합 영역을 형성하는 단계; 상기 반도체 기판 전면에 층간절연막을 증착 하는 단계; 상기 게이트 마스크막 패턴, 제 1 절연막, 그리고 층간절연막은 동일한 계열의 막질로 형성되고, 상기 게이트 도전막 패턴의 상부 표면 및 제 2 접합 영역의 상부 표면이 각각 노출되도록 상기 층간절연막 및 게이트 마스크막 패턴을 부분적으로 식각 하여 제 1 콘택홀 및 제 2 콘택홀을 동시에 형성하는 단계; 및 상기 제 1 및 제 2 콘택홀을 도전막으로 채워서 상기 게이트 도전막 패턴 및 제 2 접합 영역과 전기적으로 접속되는 콘택을 형성하는 단계를 포함한다.
(작용)
도 5를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 게이트 라인을 포함하여 반도체 기판 전면에 얇은 산화막 및 게이트 스페이서 형성용 절연막이 차례로 증착된 후, 주변회로 영역의 게이트 스페이서 형성 및 고농도 소오스/드레인 이온주입 공정이 수행된다. 다음, 셀 어레이 영역의 게이트 스페이서 및 자기정렬 콘택홀이 차례로 형성된다. 이로써, 게이트 스페이서 형성 및 자기정렬 콘택홀 형성시 발생되는 셀 접합 영역의 반도체 기판의 손상을 최소화 할 수 있고, 자기정렬 콘택 형성 마진을 증가시킬 수 있으며, 접합 누설 전류 및 기생 저항 증가를 억제할 수 있고, 따라서 제품의 신뢰성 및 수율을 향상시킬 수 있다. 그리고, 셀 어레이 영역이 게이트 스페이서 형성용 절연막으로 캡핑된(capped) 상태에서 주변회로 영역의 소오스/드레인 실리사이드 공정이 수행되어, 추가의 사진 공정 없이 주변회로 영역에 용이하게 선택적으로 실리사이드막을 형성할 수 있다. 또한, 게이트 마스크막을 층간절연막과 동일한 계열의 막질 즉, 산화막으로 형성하고, 콘택홀 형성시 얇은 실리콘 질화막을 식각 정지층으로 사용함으로써, 게이트 라인 및 접합 영역과 각각 전기적으로 접속되는 콘택을 접합 소모를 최소화시키면서 동시에 형성할 수 있고, 이때 접합 영역 상의 실리사이드막의 소모를 최소화시킴으로써 콘택 저항 증가를 방지할 수 있다.
이하, 도 3 및 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.
(실시예 1)
도 3a 내지 도 3g는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 DRAM의 콘택 형성 방법은 먼저, 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자격리막(102)이 형성된다. 여기서, 상기 소자격리막(102)은 얕은 트렌치 격리 방법으로 형성된다.
상기 반도체 기판(100) 상에 게이트 절연막(도면에 미도시)이 형성된다. 상기 게이트 절연막은 예를 들어, 산화막 내지 질화막으로서 1nm 내지 10nm의 두께로 형성된다. 상기 게이트 절연막 상에 게이트 전극막(104, 105) 및 게이트 마스크막(106)이 차례로 적층된 후, 이 막들이 이 분야의 통상적인 사진 식각 공정에 의해 패터닝 되어 게이트 라인(108)이 형성된다.
상기 게이트 전극막(104, 105)은 50nm 내지 300nm의 두께 범위 내로 증착 되고 예를 들어, 폴리실리콘막(104) 및 폴리사이드막(105)이 차례로 적층된 다층막으로 형성된다. 이때, 상기 폴리사이드막(105)은 게이트 전극의 저항을 줄이기 위해 형성되는 것으로, TiSix, WSix, NiSix, 그리고 CoSix 등이 사용되며 폴리사이드막 대신 TiN, W, WN, 그리고 Al 등의 금속 계열의 막이 사용될 수 있다. 또는, 상기 게이트 전극막은 폴리실리콘막, 폴리사이드막, 그리고 금속막의 혼합막일 수도 있다. 그리고, 상기 게이트 마스크막(106)은 통상적으로 후속 자기정렬 콘택 형성시 게이트 전극용 도전막이 노출되는 것을 방지하기 위해 실리콘 질화막이 사용된다.
상기 게이트 마스크막(106)은 50nm 내지 200nm의 두께 범위 내로 형성된다.
상기 게이트 라인(108)의 상부에는 게이트 패턴 형성시 사진 및 식각 공정을 용이하게 하기 위해 통상적으로 사용되는 절연막인 산화막이 더 형성될 수도 있다.
다음, 상기 반도체 기판(100) 상에 저농도 불순물 이온이 주입되어 상기 게이트 라인(108) 양측의 반도체 기판(100) 내에 셀 접합(109a) 및 저농도 소오스/드레인 영역(109b, 109c)이 형성된 후, 상기 게이트 라인(108)을 포함하여 반도체 기판(100) 전면에 얇은 산화막(110)이 증착된다.
또는, 상기 얇은 산화막(110)이 증착된 후, 상기 셀 접합(109a) 및 저농도 소오스/드레인 영역(109b, 109c)이 형성된다.
이때, 상기 산화막(110)은 예를 들어, 5nm 내지 20nm의 두께 범위 내로 증착 되고, MTO(middle temperature oxide), HTO(high temperature oxide), HDP(high density plasma) 산화막, TEOS(tetra-ethyl-ortho-silicate) 산화막, BPSG(borophospho silicate glass), USG(undoped silicate glass), 그리고 열산화막(thermal oxide) 중 어느 하나이다. 이때, 상기 열산화막은 게이트 마스크막(106) 상에는 형성되지 않고, 상기 폴리실리콘막(104) 및 폴리사이드막(105)의 양측벽 및 반도체 기판(100) 상에만 형성된다.
이어서, 상기 얇은 산화막(110) 상에 게이트 스페이서 형성용 절연막인 실리콘 질화막(112)이 증착된다.
상기 실리콘 질화막(112)은 20nm 내지 200nm의 두께 범위 내로 바람직하게 30nm 내지 100nm의 두께 범위 내로 증착된다. 상기 실리콘 질화막(112)은 예를 들어, SiN 또는 SiON으로서, 후속 층간절연막 식각 공정시 식각 정지층 역할을 하게 된다.
도 3b에 있어서, DRAM의 주변회로 영역에 NMOS 트랜지스터와 PMOS 트랜지스터를 형성하기 위한 공정이 수행된다. 먼저, NMOS 영역이 노출되도록 포토레지스트 패턴(114)이 형성된다. 상기 포토레지스트 패턴(114)을 마스크로 사용하여 상기 실리콘 질화막(112)이 에치 백 공정으로 식각 된다. 그 결과, NMOS 영역의 게이트 스페이서(112a)가 형성된다. 이어서, 상기 포토레지스트 패턴(114)을 마스크로 사용하여 게이트 스페이서(112a)의 양측에 NMOS 트랜지스터의 고농도 소오스/드레인 영역(115)을 형성하기 위한 고농도 불순물 이온주입 공정이 수행된다.(n+ 이온주입 공정) 상기 n+ 이온주입 공정은 상기 포토레지스트 패턴(114)이 제거된 후 수행될 수도 있다.
다음, 도 3c를 참조하면, 상기 포토레지스트 패턴(114)이 제거된 후, PMOS 영역이 노출되도록 다른 포토레지스트 패턴(116)이 형성된다. 마찬가지의 방법으로, PMOS 영역의 게이트 스페이서(112b)가 형성된 후, 게이트 스페이서(112b) 양측에 PMOS 트랜지스터의 고농도 소오스/드레인 영역(117)을 형성하기 위한 이온주입 공정(p+ 이온주입 공정)이 수행된다.
여기서, 상기 실리콘 질화막(112)을 에치 백 하여 상기 게이트 스페이서들(112a, 112b)을 형성할 때 하부의 얇은 산화막(110)에 대한 식각 선택비가 우수한 조건으로 수행하여 게이트 스페이서(112a, 112b) 형성 후, 반도체 기판(100) 상에 상기 산화막(110)이 남도록 한다. 즉, 상기 산화막(110)이 상기 게이트 스페이서(112a, 112b) 형성시 반도체 기판(100)의 손상을 방지하게 된다.
한편, 상기 NMOS 영역 및 PMOS 영역의 각각의 게이트 스페이서(112a, 112b)가 동시에 형성된 후, 상기 NMOS 트랜지스터의 고농도 소오스/드레인 영역(115) 형성 공정 및 PMOS 트랜지스터의 고농도 소오스/드레인 영역(117) 형성 공정이 차례로 수행될 수도 있다.
도 3d에 있어서, 상기 포토레지스트 패턴(116)이 제거된 후, 반도체 기판(100) 전면에 층간절연막(120)이 증착된다. 상기 층간절연막(120)은 예를 들어, BPSG, USG, HDP 산화막, 그리고 TEOS 산화막 등이 사용된다. 이어서, 상기 층간절연막(120)의 상부 표면이 에치 백 공정 내지 CMP 공정으로 평탄화 식각 된다. 이때, 상기 층간절연막(120)의 평탄화 식각 공정은 게이트 라인(108) 상의 상기 실리콘 질화막(112)의 상부에 층간절연막(120)이 어느 정도 남도록 수행될 수 있고, 또한 상기 게이트 라인(108) 상의 실리콘 질화막(112)의 상부 표면이 드러나도록 수행될 수도 있다.
도 3e를 참조하면, DRAM 셀 어레이 영역의 자기정렬 콘택이 형성될 부위의 실리콘 질화막(112)이 노출되도록 상기 층간절연막(120)이 이방성 식각 공정으로 식각 되어 자기정렬 콘택 오프닝(122)이 형성된다. 이때, 상기 층간절연막(120) 식각 공정은 상기 실리콘 질화막(112)과 상호 식각 선택비가 우수한 조건으로 수행된다. 즉, 상기 층간절연막(120) 식각시 상기 실리콘 질화막(112)이 식각 정지층으로 사용된다.
다음, 도 3f에 있어서, 상기 오프닝(122) 하부의 실리콘 질화막(112)이 에치 백 공정으로 식각 되어 게이트 스페이서(112c)가 형성된다. 이때, 상기 게이트 스페이서(112c) 형성 공정은 상기 오프닝(122) 형성시 사용되었던 포토레지스트 패턴(도면에 미도시)이 있는 상태에서 수행되거나, 이 포토레지스트 패턴이 제거된 후 수행될 수 있다. 그러나, 어느 경우든지 상기 층간절연막(120) 및 상기 얇은 산화막(110) 대비 식각 선택비가 우수한 조건으로 수행되어 상기 게이트 스페이서(112c) 형성 후에도 층간절연막(120)의 손실을 최소화하고, 게이트 스페이서(112c) 사이의 반도체 기판(100) 상에 상기 산화막(110)이 남도록 한다.
상술한 바와 같은 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 장점은 산화막 식각 시에는 실리콘 질화막이 식각 정지층 역할을 하고, 실리콘 질화막 식각 시에는 산화막이 식각 정지층 역할을 함으로써, 자기정렬 콘택 형성 공정이 용이하게 되고, 셀 접합이 형성되는 반도체 기판의 소모가 거의 없다는 것이다.
그리고, 종래의 얇은 산화막을 사용한 반도체 장치의 콘택 형성 방법과 비교했을 때, 산화막(110)과 실리콘 질화막(112)이 적층된 상태에서 게이트 스페이서 형성 조건으로 자기정렬 콘택이 형성되므로, 게이트 전극 상부의 모서리와 자기정렬 콘택간의 마진이 월등히 개선된다.
상기 게이트 스페이서(112c) 사이의 산화막(110)이 이방성 식각이나 등방성 식각(isotropic etch)으로 제거되어 셀 접합(109a)이 노출되도록 자기정렬 패드 콘택홀(124)이 형성된다. 이와 같이, 게이트 스페이서(112c) 및 상기 패드 콘택홀(124)이 거의 동시에 형성되어, 게이트 라인(108)과 게이트 스페이서(112c) 사이의 산화막(110)의 손실이 거의 없기 때문에 콘택 패드 형성용 폴리실리콘막이 게이트 라인(108)과 게이트 스페이서(112c) 사이의 틈새로 침투되지 않는다.
이때, 상기 산화막(110)이 얇기 때문에 상기 패드 콘택홀(124) 형성시, 상기 게이트 라인(108)과 게이트 스페이서(112c) 사이의 산화막이 식각 되는 것이 최소화된다. 상기 패드 콘택홀(124)이 완전히 채워질 때까지 층간절연막(120) 상에 자기정렬 콘택 패드 형성용 폴리실리콘막이 증착된다. 상기 폴리실리콘막이 에치 백 공정 내지 CMP 공정으로 평탄화 식각 되면 도 3g에 도시된 바와 같이, 콘택 패드(126)가 완성된다.
상술한 바와 같은 본 발명의 공정에 따라, 상기 게이트 마스크막(106)은 실리콘 질화막 대신 산화막으로 형성될 수도 있다. 이것은, 산화막인 층간절연막(120)을 식각할 때 실리콘 질화막(112)이 식각 정지층으로 사용되고, 실리콘 질화막(112)을 식각 하여 게이트 스페이서(112c)를 형성할 때 게이트 라인(108)의 상부 및 게이트 라인(108)과 게이트 스페이서(112c) 사이의 산화막이 식각 정지층으로 사용되도록 하기 위한 것이다.
이와 같이, 게이트 라인(108) 패터닝시 사진 공정이나 식각 공정에 유리하도록 게이트 마스크막(106)을 산화막 또는 질화막으로 선택적으로 사용할 수 있다.
그러나, 상기 게이트 마스크막(106)은, 후속 상호연결을 위한 콘택홀 형성 공정에 유리하도록 산화막으로 형성하는 것이 바람직하다.
(실시예 2)
한편, 도 3c에서의 상기 포토레지스트 패턴(116)이 제거된 후, 상기 층간절연막(120)을 증착 하기 전에 상기 고농도 소오스/드레인 영역(115, 117)에 대한 실리사이드 공정이 더 수행될 수 있다. 즉, 상기 고농도 소오스/드레인 영역(115, 117)의 반도체 기판(100)이 노출되도록 게이트 스페이서(112a, 112b) 양측의 얇은 산화막(110)이 이방성 식각 공정 내지 등방성 식각 공정으로 제거된다. 다음, 상기 노출된 반도체 기판(100) 상에 통상적인 실리사이드화 공정으로 실리사이드막(118)이 형성된다.
상기 실리사이드화 공정은 다음과 같은 예로 수행된다. 즉, 상기 반도체 기판(100) 상에 Ti, Co, 그리고 Ni 등의 실리사이드 형성용 금속막이 3nm 내지 20nm의 두께로 증착된 후, 실리사이드화를 위한 열처리 공정이 수행된다. 그 결과, 상기 노출된 반도체 기판 상에 5nm 내지 100nm의 두께 범위의 TiSix, CoSix, 그리고 NiSix 등의 실리사이드막(118)이 자기정렬로 형성된다.
이어서, 반도체 기판(100)과 반응하지 않은 금속막이 예를 들어, 습식 식각 방법으로 제거된 후, 상기 제 1 실시예에서의 도 3d 이후의 공정이 차례로 수행되면 도 4에 도시된 바와 같이, 고농도 소오스/드레인 영역(115, 117)에 실리사이드막이 형성된 자기정렬 콘택을 갖는 반도체 장치가 완성된다.
이때, 셀 어레이 영역은 게이트 스페이서 형성용 절연막인 실리콘 질화막(112)이 캡핑(capping)되어 있기 때문에 셀 어레이 영역에는 실리사이드막이 형성되지 않는다. 따라서, 추가의 사진 공정 없이도 주변회로 영역의 소오스/드레인 영역 상에만 실리사이드막(118)을 형성할 수 있게 된다.
여기서, 상기 산화막(110)의 두께가 너무 얇을 경우, 상기 고농도 소오스/드레인 영역(115, 117) 이외의 영역에 실리사이드막이 형성될 수 있으므로, 상기 게이트 스페이서(112a, 112b) 양측의 반도체 기판(100) 상의 얇은 산화막(110)을 제거하기 전에, 반도체 기판(100) 전면에 다시 10nm 내지 50nm 두께 범위 내의 얇은 절연막(도면에 미도시) 예를 들어, 산화막 또는 질화막이 더 증착될 수도 있다.
(실시예 3)
도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
도 5에 있어서, 도 4에 도시된 반도체 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 5를 참조하면, 본 발명의 제 3 실시예에 따른 DRAM의 콘택 형성 방법은, 상기 제 1 실시예에서와 마찬가지의 공정 단계에 의해 상기 NMOS 및 PMOS 트랜지스터의 고농도 소오스/드레인 영역(115, 117)이 각각 형성된 후, 층간절연막(120) 형성 전에 반도체 기판(100) 전면에 얇은 실리콘 질화막(119)이 더 증착된다. 상기 얇은 실리콘 질화막(119)은 5nm 내지 15nm의 두께 범위 내로 형성된다.
상기 얇은 실리콘 질화막(119)은, 후속 콘택홀(131a - 131e) 형성을 위한 층간절연막(120) 식각시 식각 정지층으로 사용된다. 이때, 상기 게이트 라인(108) 상부의 얇은 실리콘 질화막(119)은 상기 고농도 소오스/드레인 영역(115, 117) 상부의 얇은 실리콘 질화막(119)이 노출되기 전에 식각 된다.
이를 좀 더 구체적으로 설명하면, 예를 들어, 산화막에 대한 실리콘 질화막의 식각 선택비가 20 : 1 이라고 가정한다. 그리고, 게이트 라인(108)의 높이(height)가 4000Å 이라 할 때, 4000Å 두께의 산화막이 식각된 후 1000Å의 과식각 공정이 수행된다고 하자. 그러면, 총 5000Å 두께의 산화막이 식각 된다. 이때, 상기 5000Å 두께의 산화막이 식각될 때 실리콘 질화막은 상기 조건에서 250Å이 식각 된다. 따라서, 상기 고농도 소오스/드레인 영역(115, 117) 상에 상기 얇은 실리콘 질화막(119)이 남도록 하려면 얇은 실리콘 질화막의 두께는 50Å 이상이면 된다.
그러므로, 상기 얇은 실리콘 질화막(119)이 100Å의 두께로 형성된 경우, 상기 고농도 소오스/드레인 영역(115, 117)의 얇은 실리콘 질화막(119)이 노출될 때까지 5000Å 두께의 층간절연막(120)이 식각 되는 동안, 상기 게이트 라인(108) 상부의 100Å 두께의 얇은 실리콘 질화막(119)이 모두 식각 되고, 그 하부의 50nm 내지 200nm의 두께 범위를 갖는 게이트 마스크막(106)(여기서, 산화막)이 식각 되어 폴리사이드막(105)이 노출된다.
다음, 상기 고농도 소오스/드레인 영역(115, 117) 상에 남아 있는 약 50Å 두께의 상기 얇은 실리콘 질화막(119)을 제거하면 상호연결 형성을 위한 동시 콘택홀(131a - 131e)이 완성된다. 이때, 상기 고농도 소오스/드레인 영역(115, 117)을 노출시키기 위해 상기 얇은 실리콘 질화막(119)을 식각 하는데 있어서, 상기 폴리사이드막(105)의 식각량은 무시할 만하다.
상기 콘택홀(131a - 131e)이 도전막으로 채워져서 상호연결 콘택(132a - 132e)이 각각 형성된다. 상기 도전막은 예를 들어, 통상적인 금속/실리콘 콘택(metal/silicon contact) 구조에 사용되는 금속막이 된다. 즉, 상기 금속막은 예를 들어, Ti/TiN과 같은 배리어막(barrier layer)을 포함하는 Ti/TiN/W의 다층막이다.
상기 상호연결 콘택(132a - 132e)은 먼저, 상기 콘택홀(131a - 131e)이 도전막으로 채워진 후 평탄화 식각 되어 콘택 플러그(contact plug)가 형성된 후, 상기 콘택 플러그를 포함하여 층간절연막(130) 상에 다른 도전막이 증착 및 패터닝 되어 형성될 수 있다. 또는, 상기 콘택홀(131a - 131e)이 오버필(overfill) 되도록 도전막이 증착 및 패터닝 되어 한 번에 형성될 수도 있다.(후자의 경우가 도시됨.)
상기 상호연결 콘택은 콘택 패드로도 사용될 수 있다.
(실시예 4)
도 6은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
도 6에 있어서, 도 4에 도시된 반도체 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 6을 참조하면, 본 발명의 제 4 실시예에 따른 DRAM의 콘택 형성 방법은, DRAM의 고속화 및 기생 저항 예를 들어, n+ 및 p+ 소오스/드레인 영역의 면저항 및 콘택 저항에 의한 트랜지스터의 구동력 저하를 방지하기 위해서, 상기 주변회로 영역의 고농도 소오스/드레인 영역(115, 117) 상에만 선택적으로 실리사이드막(118)이 형성된다.
상기 실리사이드막(118)은 상기 층간절연막(120)을 덮기 전에 게이트 스페이서(112a, 112b) 양측의 반도체 기판(100)이 노출되도록 상기 산화막(110)이 제거된 후, 노출된 반도체 기판 상에 통상적인 실리사이드화 공정이 적용됨으로써 형성된다. 이때, 상기 산화막(110)은 이방성 식각 공정 내지 등방성 식각 공정으로 제거된다.
상기 실리사이드화 공정은 예를 들어, 상기 반도체 기판 상에 Ti, Co, 그리고 Ni 등의 실리사이드 형성용 금속막이 3nm 내지 20nm의 두께로 증착된 후, 실리사이드화를 위한 열처리 공정이 수행된다. 그 결과, 상기 노출된 반도체 기판 상에 5nm 내지 100nm의 두께 범위의 TiSix, CoSix, 그리고 NiSix 등의 실리사이드막(118)이 자기정렬로 형성된다. 이어서, 반도체 기판(100)과 반응하지 않은 금속막이 예를 들어, 습식 식각 방법으로 제거된 후, 상기 제 3 실시예에서와 같은 후속 상호연결 콘택(132a - 132e) 형성 공정이 수행된다.
이때, 셀 어레이 영역은 게이트 스페이서 형성용 절연막인 실리콘 질화막(112)이 캡핑(capping)되어 있기 때문에 셀 어레이 영역에는 실리사이드막이 형성되지 않는다. 따라서, 추가의 사진 공정 없이도 주변회로 영역의 소오스/드레인 영역 상에만 실리사이드막(118)을 형성할 수 있게 된다.
한편, 상기 산화막(110)의 두께가 너무 얇을 경우, 상기 소오스/드레인 실리사이드 공정시 원하지 않는 부위에 실리사이드막이 형성될 수 있으므로, 상기 게이트 스페이서(112a, 112b) 양측의 반도체 기판(100) 상의 얇은 산화막(110)을 제거하기 전에, 반도체 기판(100) 전면에 다시 10nm 내지 50nm 두께 범위 내의 얇은 절연막(도면에 미도시) 예를 들어, 산화막 또는 질화막이 더 증착될 수도 있다.
상술한 바와 같은 제 4 실시예에 있어서, 특히 트랜지스터의 크기가 작아지면서 숏 채널 효과(short channel effect)를 방지하기 위해서 얕은 접합(shallow junction)을 구현하게 되는데, 이때 실리사이드 공정에 의한 접합 소모를 최소화하기 위해 실리사이드막(118)의 두께도 얇아지게 된다. 이와 같은 상황에서, 종래 콘택 형성 방법을 사용하면, 실리사이드막(118)이 많이 소모되고, 결국 실리사이드막(118) 하부의 접합이 노출되는 문제점이 발생된다.
그러나, 본 발명에 의한 콘택 형성 방법을 사용하면, 콘택홀 식각 공정이 얇은 실리콘 질화막(119) 상에서 일단 멈추고, 동시에 산화막인 게이트 마스크막(106)이 식각 되어 폴리사이드막(105)이 노출된다. 이어서, 고농도 소오스/드레인 영역(115, 117) 상의 얇은 실리콘 질화막(119)의 제거 공정이 수행되는데, 이때 실리사이드막(118)의 소모는 무시할 만하므로 종래와 같은 문제점은 발생되지 않는다.
즉, 상술한 바와 같은 본 발명의 콘택 형성 방법은 동시 콘택홀 형성시 고농도 소오스/드레인 영역(115, 117) 상의 실리사이드막(119)의 소모를 최소화시킨다.
(실시예 5)
도 7은 본 발명의 제 5 실시예에 따른 반도체 메모리 장치의 콘택 형성 방법을 설명하기 위한 단면도이다.
도 7에 있어서, 도 4에 도시된 반도체 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 7을 참조하면, 본 발명의 제 5 실시예에 따른 DRAM의 콘택 형성 방법은, 상기 제 4 실시예에서와 마찬가지로 패드 콘택(126) 및 상호연결 콘택(132a - 132e)이 형성된다.
다만, 이 실시예에 있어서, 상기 게이트 라인(108) 형성시 폴리사이드막(105) 및 게이트 마스크막(106b) 사이에 얇은 실리콘 질화막(106a)이 더 형성된다. 이 얇은 실리콘 질화막(106a)은 게이트 라인(108) 상에 콘택홀(131b, 131d)이 형성될 때, 고농도 소오스/드레인 영역(115, 117) 상의 얇은 실리콘 질화막(119)과 마찬가지로 식각 정지층 역할을 하게 되어 상기 폴리사이드막(105)의 소모를 최소화시키게 된다.
상기 얇은 실리콘 질화막(106a)은 상기 반도체 기판(100) 전면에 형성되는 얇은 실리콘 질화막(119)과 마찬가지로, 5nm 내지 15nm의 두께 범위 내로 형성된다.
본 발명은 게이트 라인을 포함하여 반도체 기판 전면에 얇은 산화막 및 게이트 스페이서 형성용 절연막이 차례로 증착된 후, 주변회로 영역의 게이트 스페이서 형성 및 소오스/드레인 이온주입 공정이 수행된다. 다음, 셀 어레이 영역의 게이트 스페이서 및 자기정렬 콘택홀이 차례로 형성된다. 이로써, 게이트 스페이서 형성 및 자기정렬 콘택홀 형성시 발생되는 셀 접합 영역의 반도체 기판의 손상을 최소화 할 수 있고, 자기정렬 콘택 형성 마진을 증가시킬 수 있으며, 접합 누설 전류 및 기생 저항 증가를 억제할 수 있고, 따라서 제품의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.
그리고, 본 발명은 셀 어레이 영역이 게이트 스페이서 형성용 절연막으로 캡핑된 상태에서 주변회로 영역의 소오스/드레인 실리사이드 공정이 수행되므로, 추가의 사진 공정 없이 주변회로 영역에 용이하게 선택적으로 실리사이드막을 형성할 수 있는 효과가 있다.
또한, 본 발명은 게이트 라인 및 접합 영역과 각각 전기적으로 접속되는 콘택을 접합 소모를 최소화시키면서 동시에 형성할 수 있고, 이때 접합 영역 상의 실리사이드막의 소모를 최소화시킴으로써 콘택 저항 증가를 방지할 수 있는 효과가 있다.

Claims (18)

  1. 반도체 기판 상에 적어도 두 개 이상의 게이트 라인(gate line)을 형성하는 단계;
    상기 게이트 라인을 포함하여 반도체 기판 전면에 상호 식각 선택비(mutual etch selectivity)를 갖는 제 1 절연막 및 제 2 절연막을 차례로 증착 하는 단계;
    상기 제 2 절연막 상에 층간절연막(inter-layer dielectric)을 증착 하는 단계;
    상기 게이트 라인 사이의 자기정렬 콘택(self-aligned contact)이 형성될 영역의 제 2 절연막의 상부 표면이 노출되도록 상기 층간절연막을 부분적으로 식각(partially etch) 하여 자기정렬 콘택 오프닝(opening)을 형성하는 단계;
    상기 콘택 오프닝 하부의 제 1 절연막의 상부 표면이 노출되도록 상기 2 절연막을 이방성 식각(anisotropic etch)하여 게이트 스페이서(gate spacer)를 형성하는 단계;
    상기 콘택 오프닝 하부의 게이트 스페이서 사이의 반도체 기판의 상부 표면이 노출되도록 상기 제 1 절연막을 식각 하는 단계; 및
    상기 콘택 오프닝을 도전막으로 채워서 반도체 기판과 전기적으로 접속되는 자기정렬 콘택을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간절연막 및 제 1 절연막은 산화막으로 형성되고, 상기 제 2 절연막은 질화막으로 형성되는 반도체 장치의 콘택 형성 방법.
  3. 제 2 항에 있어서,
    상기 산화막은 MTO(middle temperature oxide), HTO(high temperature oxide), HDP(high density plasma) 산화막, TEOS(tetra-ethyl-ortho-silicate) 산화막, BPSG(borophosphosilicate glass), USG(undoped silicate glass), 그리고 열산화막(thermal oxide) 중 어느 하나이고, 상기 질화막은 SiN 및 SiON 중 어느 하나인 반도체 장치의 콘택 형성 방법.
  4. 셀 어레이 영역(cell array region) 및 주변회로 영역(peripheral circuit region)을 갖는 반도체 기판 상에 게이트 라인을 형성하는 단계;
    상기 주변회로 영역은 제 1 도전형 모오스 트랜지스터 영역(first conductive type MOS transistor region) 및 제 2 도전형 모오스 트랜지스터 영역(second conductive type transistor region)을 포함하고,
    상기 게이트 라인을 포함하여 반도체 기판 전면에 상호 식각 선택비를 갖는 제 1 절연막 및 제 2 절연막을 차례로 증착 하는 단계;
    상기 제 1 도전형 모오스 트랜지스터 영역의 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 제 1 게이트 스페이서를 형성하는 단계;
    상기 제 1 게이트 스페이서 양측의 제 1 절연막 상에 제 1 소오스/드레인 불순물 이온을 주입하는 단계;
    상기 제 2 도전형 모오스 트랜지스터 영역의 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 제 2 게이트 스페이서를 형성하는 단계;
    상기 제 2 게이트 스페이서 양측의 제 1 절연막 상에 제 2 소오스/드레인 불순물 이온을 주입하는 단계;
    상기 반도체 기판 전면에 층간절연막을 증착 하는 단계;
    상기 셀 어레이 영역의 자기정렬 콘택이 형성될 영역의 제 2 절연막의 상부 표면이 노출되도록 상기 층간절연막을 부분적으로 식각 하여 자기정렬 콘택 오프닝을 형성하는 단계;
    상기 콘택 오프닝 하부의 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 제 3 게이트 스페이서를 형성하는 단계;
    상기 콘택 오프닝 하부의 제 3 게이트 스페이서 사이의 반도체 기판의 상부 표면이 노출되도록 상기 제 1 절연막을 식각 하는 단계; 및
    상기 오프닝을 도전막으로 채워서 반도체 기판과 전기적으로 접속되는 자기정렬 콘택을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
  5. 제 4 항에 있어서,
    상기 층간절연막 및 제 1 절연막은 산화막으로 형성되고, 상기 제 2 절연막은 질화막으로 형성되는 반도체 장치의 콘택 형성 방법.
  6. 제 5 항에 있어서,
    상기 산화막은 MTO, HTO, HDP 산화막, TEOS 산화막, BPSG, USG, 그리고 열산화막 중 어느 하나이고, 상기 질화막은 SiN 및 SiON 중 어느 하나인 반도체 장치의 콘택 형성 방법.
  7. 제 4 항에 있어서,
    상기 제 2 소오스/드레인 불순물 이온주입 공정 후, 상기 제 1 및 제 2 게이트 스페이서 양측의 각각의 반도체 기판의 상부 표면이 노출되도록 상기 제 1 절연막을 부분적으로 식각 하는 단계; 및
    상기 노출된 반도체 기판을 실리사이드화(silicidation) 하여 반도체 기판 상에 실리사이드막(silicide layer)을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 1 절연막의 부분 식각 전에, 반도체 기판 전면에 얇은 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
  9. 제 4 항에 있어서,
    상기 층간절연막 증착 전에 반도체 기판 전면에 상기 층간절연막과 상호 식각 선택비를 갖는 막질의 얇은 물질막을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
  10. 제 4 항에 있어서,
    상기 게이트 라인은 게이트 도전막 및 게이트 마스크막이 차례로 증착 및 패터닝 되어 형성되고, 상기 게이트 마스크막은 상기 층간절연막과 동일한 계열의 막질로 형성되며,
    상기 자기정렬 콘택을 포함하여 층간절연막 상에 다른 층간절연막을 증착 하는 단계;
    상기 자기정렬 콘택, 상기 게이트 도전막 패턴, 그리고 상기 제 1 및 제 2 소오스/드레인 불순물 이온이 주입된 영역의 반도체 기판이 각각 노출되도록 상기 층간절연막들 및 게이트 마스크막을 부분적으로 식각 하여 콘택홀을 동시에 형성하는 단계; 및
    상기 콘택홀을 도전막으로 채워서 상기 자기정렬 콘택, 게이트 도전막 패턴, 그리고 제 1 및 제 2 소오스/드레인 불순물 이온주입 영역과 각각 전기적으로 접속되는 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
  11. 셀 어레이 영역(cell array region) 및 주변회로 영역(peripheral circuit region)을 갖는 반도체 기판 상에 게이트 라인을 형성하는 단계;
    상기 주변회로 영역은 제 1 도전형 모오스 트랜지스터 영역(first conductive type MOS transistor region) 및 제 2 도전형 모오스 트랜지스터 영역(second conductive type transistor region)을 포함하고,
    상기 게이트 라인을 포함하여 반도체 기판 전면에 상호 식각 선택비를 갖는 제 1 절연막 및 제 2 절연막을 차례로 증착 하는 단계;
    상기 제 1 도전형 모오스 트랜지스터 영역 및 제 2 도전형 모오스 트랜지스터 영역의 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 각각의 제 1 게이트 스페이서 및 제 2 게이트 스페이서를 동시에 형성하는 단계;
    상기 제 1 게이트 스페이서 양측의 제 1 절연막 상에 제 1 소오스/드레인 불순물 이온을 주입하는 단계;
    상기 제 2 게이트 스페이서 양측의 제 1 절연막 상에 제 2 소오스/드레인 불순물 이온을 주입하는 단계;
    상기 반도체 기판 전면에 층간절연막을 증착 하는 단계;
    상기 셀 어레이 영역의 자기정렬 콘택이 형성될 영역의 제 2 절연막의 상부 표면이 노출되도록 상기 층간절연막을 부분적으로 식각 하여 자기정렬 콘택 오프닝을 형성하는 단계;
    상기 콘택 오프닝 하부의 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 제 3 게이트 스페이서를 형성하는 단계;
    상기 콘택 오프닝 하부의 제 3 게이트 스페이서 사이의 반도체 기판의 상부 표면이 노출되도록 상기 제 1 절연막을 식각 하는 단계; 및
    상기 오프닝을 도전막으로 채워서 반도체 기판과 전기적으로 접속되는 자기정렬 콘택을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
  12. 제 11 항에 있어서,
    상기 제 2 소오스/드레인 불순물 이온주입 후, 상기 제 1 및 제 2 게이트 스페이서 양측의 각각의 반도체 기판의 상부 표면이 노출되도록 상기 제 1 절연막을 부분적으로 식각 하는 단계; 및
    상기 노출된 반도체 기판을 실리사이드화 하여 반도체 기판 상에 실리사이드막을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
  13. 제 12 항에 있어서,
    상기 제 1 절연막의 부분 식각 전에, 반도체 기판 전면에 얇은 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
  14. 게이트 도전막 및 게이트 마스크막이 차례로 증착 및 패터닝 되어 형성된 게이트 라인과, 게이트 라인 양측의 반도체 기판 내에 형성된 제 1 접합 영역을 포함하는 반도체 장치의 콘택 형성 방법에 있어서,
    상기 게이트 라인을 포함하여 반도체 기판 전면에 상호 식각 선택비를 갖는 제 1 절연막 및 제 2 절연막을 차례로 증착 하는 단계;
    상기 제 1 절연막의 상부 표면이 노출되도록 제 2 절연막을 이방성 식각 하여 게이트 라인의 양측벽에 게이트 스페이서를 형성하는 단계;
    반도체 기판 상에 불순물 이온을 주입하여 상기 게이트 스페이서 양측의 반도체 기판 내에 제 2 접합 영역을 형성하는 단계;
    상기 반도체 기판 전면에 층간절연막을 증착 하는 단계;
    상기 게이트 마스크막 패턴, 제 1 절연막, 그리고 층간절연막은 동일한 계열의 막질로 형성되고,
    상기 게이트 도전막 패턴의 상부 표면 및 제 2 접합 영역의 상부 표면이 각각 노출되도록 상기 층간절연막 및 게이트 마스크막 패턴을 부분적으로 식각 하여 제 1 콘택홀 및 제 2 콘택홀을 동시에 형성하는 단계; 및
    상기 제 1 및 제 2 콘택홀을 도전막으로 채워서 상기 게이트 도전막 패턴 및 제 2 접합 영역과 전기적으로 접속되는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  15. 제 14 항에 있어서,
    상기 층간절연막을 증착 하기 전에 상기 게이트 스페이서 양측의 반도체 기판이 노출되도록 제 1 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  16. 제 15 항에 있어서,
    상기 제 1 절연막을 제거한 후, 상기 노출된 반도체 기판을 실리사이드화 하여 반도체 기판 상에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  17. 제 14 항에 있어서,
    상기 층간절연막 증착 전에 반도체 기판 전면에 상기 제 2 절연막과 동일한 계열의 막질의 얇은 제 3 절연막을 증착 하는 단계를 더 포함하고, 상기 제 3 절연막은 상기 제 2 콘택홀 형성을 위한 층간절연막 식각시 식각 정지층으로 사용되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  18. 제 14 항에 있어서,
    상기 게이트 라인은 상기 게이트 도전막 패턴과 게이트 마스크막 패턴 사이에 상기 층간절연막과 상호 식각 선택비를 갖는 막질로 형성된 물질막 패턴을 더 포함하고, 상기 물질막 패턴은 상기 제 1 콘택홀 형성을 위한 게이트 마스크막 식각시 식각 정지층으로 사용되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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