KR19990031222A - 반도체 장치의 콘택 형성방법 - Google Patents

Abstract

반도체 장치의 콘택 형성방법이 개시되어 있다. 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상기 활성 영역 상부에 게이트 절연막, 게이트용 제1 도전층 및 절연막을 순차적으로 형성한다. 버팅 콘택이 형성될 부위의 절연막 및 제1 도전층을 식각하여 상기 활성 영역의 일부 및 제1 도전층의 측면을 노출시킨다. 상기 결과물의 상부에 제2 도전층을 형성하여 상기 제2 도전층에 의해 활성 영역과 제1 도전층의 측면을 연결시킨다. 상기 제2 도전층을 평탄화시키고 상기 절연막을 식각한다. 상기 제1 및 제2 도전층의 소정 부위를 식각하여 상기 제1 도전층으로 이루어진 게이트를 형성한다. 상기 활성 영역에 불순물을 이온주입하여 트랜지스터의 소오스/드레인 영역을 형성한다. 트랜지스터의 게이트를 패터닝하기 전에 버팅 콘택을 형성함으로써, 얼라인 마진 및 소자분리 마진 등을 확보하면서 용이하게 버팅 콘택을 형성할 수 있다.

Description

반도체 장치의 콘택 형성방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 스태틱 랜덤 억세스 메모리(static random access memory; SRAM) 장치와 같이 버팅 콘택(butting contact)을 필요로 하는 반도체 장치에 있어서, 공정 마진을 가지면서 상기 버팅 콘택을 용이하게 형성할 수 있는 반도체 장치의 제조 방법에 관한 것이다.

반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있으며 배선의 넓이(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 특히, 반도체 기판 내에 형성되어 있는 고립된 활성 소자 영역들을 고전도성 박막을 사용하여 연결시키는 콘택의 형성은 얼라인 마진, 소자 분리 마진 등을 확보하면서 이루어져야 하므로, 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 따라서, 다이내믹 랜덤 억세스 메모리(dynamic random access memory; DRAM)이나 SRAM과 같은 메모리 소자에 있어서 상기 콘택은 메모리 셀의 크기를 결정하는 주요 요인으로 작용하고 있다.

한편, 반도체 소자에 따라 여러 가지 형태의 콘택들이 필요하게 되는데, 특히 SRAM과 같은 소자는 버팅 콘택(또는 공유 콘택(shared contact))이 필요하다. 상기 버팅 콘택은 트랜지스터의 게이트로 사용되는 폴리실리콘층과 반도체 기판의 활성 영역을 금속 링크(metal link)를 사용하여 상호 연결시킴으로써 이루어지는 콘택으로서, 폴리실리콘층과 기판의 엣지가 서로 맞닿고 있지만 실제로 전기적 접촉을 형성하지는 않는다는 사실로부터 버팅 콘택이란 용어가 유래되었다.

도 1a 및 도 1b는 종래 방법에 의한 반도체 장치의 콘택 형성방법을 설명하기 위한 단면도들이다.

도 1a를 참조하면, 통상의 소자분리 공정을 수행하여 반도체 기판(10)의 상부에 소자 분리막(12)을 형성함으로써 상기 기판(10)을 활성 영역과 소자분리 영역으로 구분한다. 이어서, 상기 기판(10)의 활성 영역 상부에 게이트 산화막(14)을 성장시킨 후, 그 상부에 제1 도전층, 예컨대 제1 폴리실리콘층(16)을 증착한다. 다음에, 사진식각 공정으로 상기 제1 폴리실리콘층(16)을 패터닝하여 트랜지스터의 게이트(16)를 형성한 후, 상기 게이트(16)를 이온주입 마스크로 사용하여 저농도의 불순물을 이온주입함으로써 LDD(lightly doped drain) 영역(18)을 형성한다. 계속해서, 상기 결과물의 상부에 절연막, 예컨대 산화막을 증착하고 이를 이방성 식각함으로써 상기 게이트(16)의 측벽에 게이트 스페이서(20)를 형성한다. 이어서, 상기 게이트 스페이서(20)를 이온주입 마스크로 사용하여 고농도의 불순물을 이온주입함으로써 트랜지스터의 소오스/드레인 영역(22)을 형성한 후, 결과물의 상부에 층간 절연막(24)을 형성한다.

도 1b를 참조하면, 사진식각 공정으로 상기 층간 절연막(24)을 식각하여 콘택홀을 형성한 후, 결과물의 상부에 제2 도전층, 예컨대 제2 폴리실리콘층(26)을 상기 콘택홀을 완전히 채울 수 있을 정도의 두께로 증착한다. 이어서, 상기 제2 폴리실리콘층(26)을 사진식각 공정으로 패터닝함으로써, 폴리실리콘 게이트(16)과 활성 영역(즉, 소오스/드레인 영역)을 연결시키는 버팅 콘택을 형성한다.

그러나, 상술한 종래 방법에 의하면, 층간 절연막(24)이 두껍거나 콘택홀의 치수가 작을 경우 상기 콘택홀을 형성하기가 어려울 뿐만 아니라, 상기 콘택홀에 제2 폴리실리콘층(26)을 채워 넣기가 매우 어렵다는 단점이 있다.

따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 버팅 콘택을 필요로 하는 반도체 장치에 있어서, 공정 마진을 가지면서 상기 버팅 콘택을 용이하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.

도 1a 및 도 1b는 종래 방법에 의한 반도체 장치의 콘택 형성방법을 설명하기 위한 단면도들이다.

도 2 내지 도 5는 본 발명에 의한 반도체 장치의 콘택 형성방법을 설명하기 위한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 기판 102 : 소자 분리막

104 : 게이트 산화막 106 : 제1 도전층

108 : 절연막 110 : 버팅 콘택 영역

112 : 제2 도전층 114 : LDD 영역

116 : 게이트 스페이서 118 : 소오스/드레인 영역

120 : 실리사이드층

상기 목적을 달성하기 위하여 본 발명은, 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상기 활성 영역 상부에 게이트 절연막, 게이트용 제1 도전층 및 절연막을 순차적으로 형성하는 단계; 버팅 콘택이 형성될 부위의 절연막 및 제1 도전층을 식각하여 상기 활성 영역의 일부 및 제1 도전층의 측면을 노출시키는 단계; 상기 결과물의 상부에 제2 도전층을 형성하여 상기 제2 도전층에 의해 활성 영역과 제1 도전층의 측면을 연결시키는 단계; 상기 제2 도전층을 평탄화시키고 상기 절연막을 식각하는 단계; 상기 제1 및 제2 도전층의 소정 부위를 식각하여 상기 제1 도전층으로 이루어진 게이트를 형성하는 단계; 및 상기 활성 영역에 불순물을 이온주입하여 트랜지스터의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.

바람직하게는, 상기 제2 도전층은 에치백(etch-back) 또는 화학 기계적 연마(chemical mechanical polishing; 이하 "CMP"라 한다) 공정으로 평탄화시킨다.

상기 소오스/드레인 영역을 형성하는 단계 전에, 상기 게이트를 마스크로 이용하여 LDD용 불순물을 이온주입하는 단계; 및 상기 게이트의 측벽에 절연막 스페이서를 형성하는 단계를 더 구비할 수 있다.

상기 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트 및 제2 도전층의 상부에 실리사이드층을 형성하는 단계를 더 구비할 수 있다.

상술한 바와 같이 본 발명에 의하면, 트랜지스터의 게이트를 패터닝하기 전에 버팅 콘택을 형성한다. 따라서, 종래 방법에서와 같이 두꺼운 층간 절연막에 작은 치수의 콘택홀을 형성할 필요가 없으므로, 얼라인 마진 및 소자분리 마진 등을 확보하면서 용이하게 버팅 콘택을 형성할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.

도 2 내지 도 5는 본 발명에 의한 반도체 장치의 콘택 형성방법을 설명하기 위한 단면도들이다.

도 2는 버팅 콘택 영역(110)을 정의하는 단계를 도시한다. 먼저, 통상의 소자분리 공정을 수행하여 반도체 기판(100)의 상부에 소자 분리막(102)을 형성함으로써 상기 기판(100)을 활성 영역과 소자분리 영역으로 구분한다. 이어서, 상기 기판(100)의 활성 영역 상부에 게이트 산화막(104)을 성장시킨 후, 그 상부에 트랜지스터의 게이트로 사용될 제1 도전층(106)으로, 예컨대 제1 폴리실리콘층을 증착한다. 다음에, 상기 제1 도전층(106)의 상부에 절연막(108)으로, 예컨대 산화막을 증착한 후, 사진식각 공정을 통해 버팅 콘택이 형성될 영역(110)의 상기 절연막(108) 및 제1 도전층(106)을 식각하여 활성 영역의 상부 표면 및 제1 도전층(106)의 측면을 노출시킨다.

도 3은 버팅 콘택을 형성하는 단계를 도시한다. 상기 결과물의 상부에 제2 도전층(112)으로, 예컨대 제2 폴리실리콘층을 증착함으로써, 상기 제2 도전층(112)에 의해 활성 영역의 상부와 제1 도전층(106)의 측면을 전기적으로 연결시키는 버팅 콘택을 형성한다. 이어서, 상기 절연막(108)이 노출될 때까지 상기 제2 도전층(112)을 에치백 또는 CMP 공정으로 식각한 후, 상기 절연막(108)을 제거한다. 상기한 공정의 결과로, 버팅 콘택의 표면이 평탄하게 된다.

도 4는 게이트(106) 및 LDD 영역(114)을 형성하는 단계를 도시한다. 사진식각 공정을 통해 상기 제1 및 제2 도전층(106,112)의 소정 부위를 식각함으로써 상기 제1 도전층으로 이루어진 트랜지스터의 게이트(106)를 형성한다. 이어서, 상기 게이트(106)를 이온주입 마스크로 사용하여 저농도의 불순물을 이온주입함으로써 LDD 영역(114)을 형성한다.

도 5는 소오스/드레인 영역(118) 및 실리사이드층(120)을 형성하는 단계를 도시한다. 상기 LDD 영역(114)이 형성된 결과물의 상부에 절연막, 예컨대 산화막을 증착하고 이를 이방성 식각함으로써 상기 게이트(106)의 측벽에 게이트 스페이서(116)를 형성한다. 이어서, 상기 게이트 스페이서(116)를 이온주입 마스크로 사용하여 고농도의 불순물을 이온주입함으로써 트랜지스터의 소오스/드레인 영역(118)을 형성한다. 여기서, 상기 LDD 영역(114) 및 소오스/드레인 영역(118)의 형성하기 위한 이온주입 공정시 횡방향 주입 효과로 인하여 상기 제2 도전층(112)과 활성 영역과의 콘택 저항이 낮아지게 된다. 또한, 상기 소오스/드레인 이온주입 공정시 제2 도전층(112)에도 불순물이 이온주입되므로, 후속하는 열처리 공정시 상기 제2 도전층(112) 내의 불순물이 기판 쪽으로 확산됨으로써 제2 도전층(112)의 하부에 불순물 혼입층이 형성되어 콘택 저항이 낮아진다.

다음에, 통상의 살리사이드 공정을 실시하여 상기 게이트(106) 및 제2 도전층(112)의 상부, 그리고 노출된 기판(즉, 소오스/드레인 영역)의 상부에 실리사이드층(120)을 형성한다. 상기한 공정의 결과로, 게이트(106) 및 제2 도전층(120)의 저항 특성이 개선된다.

상술한 바와 같이 본 발명에 의하면, 트랜지스터의 게이트를 패터닝하기 전에 버팅 콘택을 형성한다. 따라서, 종래 방법에서와 같이 두꺼운 층간 절연막에 작은 치수의 콘택홀을 형성할 필요가 없으므로, 얼라인 마진 및 소자분리 마진 등을 확보하면서 용이하게 버팅 콘택을 형성할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

1. 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판의 상기 활성 영역 상부에 게이트 절연막, 게이트용 제1 도전층 및 절연막을 순차적으로 형성하는 단계;

   버팅 콘택이 형성될 부위의 절연막 및 제1 도전층을 식각하여 상기 활성 영역의 일부 및 제1 도전층의 측면을 노출시키는 단계;

   상기 결과물의 상부에 제2 도전층을 형성하여 상기 제2 도전층에 의해 활성 영역과 제1 도전층의 측면을 연결시키는 단계;

   상기 제2 도전층을 평탄화시키고 상기 절연막을 식각하는 단계;

   상기 제1 및 제2 도전층의 소정 부위를 식각하여 상기 제1 도전층으로 이루어진 게이트를 형성하는 단계; 및

   상기 활성 영역에 불순물을 이온주입하여 트랜지스터의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
2. 제1항에 있어서, 상기 제2 도전층은 에치백 공정이나 화학 기계적 연마(CMP) 공정으로 평탄화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제1항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계 전에,

   상기 게이트를 마스크로 이용하여 LDD용 불순물을 이온주입하는 단계; 및

   상기 게이트의 측벽에 절연막 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제1항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트 및 제2 도전층의 상부에 실리사이드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.