KR100384062B1 - ＭＤＬ(Ｍｅｒｇｅｄ ＤＲＡＭ ａｎｄ ＬＯＧＩＣ)의선택적 실리사이드막 형성방법 - Google Patents

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Abstract

로직회로 형성부 내에 게이트 간의 스페이스가 다소 좁은 영역이 존재하더라도 포토 공정 추가없이 로직쪽 액티브영역을 모두 실리사이드화할 수 있고, 딥 콘택 형성시 요구되는 SiON 재질의 에치스토퍼막을 듀얼 게이트를 갖는 MDL 공정에도 양산성있게 적용할 수 있도록 한 MDL의 선택적 실리사이드막 형성방법이 개시된다.
이를 위하여 본 발명에서는, 반도체 기판 상의 디램셀 형성부와 로직회로 형성부에 각각 절연 스페이서가 구비된 게이트를 형성하는 단계, 상기 기판 상의 로직회로 형성부에만 선택적으로 소스·드레인 형성용 고농도 불순물을 이온주입하는 단계, 상기 결과물 상에 SBL용 제 1 산화막과 SBL용 질화막을 순차 적층하는 단계, 상기 SBL용 질화막 상에 유기 ARC를 코팅하는 단계, 상기 유기 ARC 상의 로직회로 형성부에 절연막을 형성한 후, 디램셀 형성부의 유기 ARC를 제거하는 단계, 상기 결과물 상에 SBL용 제 2 산화막을 증착한 후 이를 전면 에치백하여, 디램셀 형성부의 액티브영역에는 게이트보다 낮은 단차의 SBL용 제 2 산화막을 남기고, 로직회로 형성부에는 유기 ARC를 노출시키는 단계, 상기 잔존 유기 ARC를 제거하는 단계, 상기 SBL용 제 2 산화막이 남겨지지 않은 부분의 SBL용 질화막과 SBL용 제 1 산화막을 순차식각하는 단계, 게이트와 액티브영역의 표면 노출부에 실리사이드막을 형성하는 단계를 포함하는 MDL의 선택적 실리사이드막 형성방법이 제공된다.

Description

ＭＤＬ(Ｍｅｒｇｅｄ ＤＲＡＭ ａｎｄ ＬＯＧＩＣ)의 선택적 실리사이드막 형성방법{Method for fabricating selective silicide film of MDL}
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 듀얼 게이트(Dual gate)를 갖는 MDL(Merged DRAM and LOGIC)의 선택적 실리사이드막 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전단계로서, 메모리 셀(디램셀)과 로직회로가 하나의 칩에 머지되는 형태의 복합 칩(예컨대, MDL)이 탄생하게 되었다.
상기 MDL 복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 EMI(Electro Magnetic Interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다.
MDL 제조시에는 통상, 액티브영역과 게이트 전극의 저항을 낮추어 전류 구동능력을 크게 하고, 콘택 저항을 낮추어 소자 특성의 콘택 레이 아웃 의존도를 줄이기 위하여 반도체 소자의 전영역(예컨대, 디램셀 형성부와 로직회로 형성부의 게이트 전극 및 액티브영역)에 걸쳐 실리사이드막을 형성하고 있다.
이는 MDL 복합 칩의 집적도가 증가될 경우, 게이트 전극의 선폭 및 콘택 사이즈의 축소로 인해 콘택 저항과 시트(sheet) 저항이 높아지는 현상이 야기되어져, 반도체 소자가 고속 동작을 수행할 수 없게 될 뿐 아니라 RC 타임 딜레이로 인한 신호 지연 및 전력 소모 증가 등과 같은 형태의 신뢰성 저하 현상이 발생되므로 이를 방지하기 위함이다.
하지만 상기와 같이 반도체 소자의 전영역에 걸쳐 실리사이드막을 형성할 경우에는 디램셀 형성부의 액티브영역에 형성된 실리사이드막으로 인해 메모리 셀 영역(특히, 셀 커패시터의 스토리지 노드가 형성될 액티브영역)의 정션 리키지가 증가하게 되어 커패시터의 데이터 저장 능력이 떨어지는 현상이 야기되므로, 디램셀의 리프레쉬(reflesh) 특성이 저하되는 불량이 발생된다.
이를 해결하기 위하여 최근에는 디램셀 형성부에서의 실리사이드막 형성은 피하면서 로직회로 형성부의 액티브영역(소스·드레인 영역)과 게이트 전극 상에만선택적으로 실리사이드막을 형성하는 기술이 제안된 바 있다.
소자의 특정 부분에만 선택적으로 실리사이드막을 형성하는 방법에는 여러 가지가 있으나, 이중 가장 일반적으로 사용되어 왔던 기술로는 크리티컬(critical)한 수준의 포토리소그라피(photolithography) 공정을 도입해서 실리사이드막이 형성될 부분을 제외한 영역에 실리사이드 브로킹막(silicide blocking layer:이하, SBL이라 한다)을 남긴 뒤, SBL이 제거된 부분에만 선택적으로 실리사이드막을 형성하는 방법을 들 수 있다.
그러나 상기 기술 역시 식각 공정을 진행할 때 미스얼라인을 감안하여 실리사이드막이 형성될 부분과 SBL의 양쪽 공정 마진을 모두 확보해 주어야 하는 등, 공정 진행상의 어려움이 뒤따르므로 현재는 이를 개선한 새로운 형태의 선택적 실리사이데이션(silicidation) 공정을 적용하여 MDL을 제조하고 있는 추세이다.
도 1a ~ 도 1d에는 이의 구체적인 방법으로서, 현 공정에 적용되고 있는 듀얼 게이트를 갖는 MDL의 선택적 실리사이드막 형성방법을 보인 공정순서도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 4 단계로 구분하여 설명하면 다음과 같다. 상기 도면에서 A로 표시된 부분은 디램셀 형성부를 나타내고, B로 표시된 부분은 로직회로 형성부를 나타낸다.
제 1 단계로서, 도 1a와 같이 STI(Shallow Trench Isolation)(12)가 구비된 반도체 기판(실리콘 기판)(10) 상에 언도프드 폴리실리콘막을 증착한 후, 상기 막질 내로 디램셀 트랜지스터를 동작시킬 수 있을 정도의 저농도 불순물을 이온주입하여 상기 폴리실리콘막을 저농도 불순물로 도핑한다. 이어, 게이트 전극 형성부를한정하는 레지스트 패턴을 마스크로해서 폴리실리콘막을 선택식각하여 디램셀 형성부(A)와 로직회로 형성부(B)에 각각 게이트(14)를 형성한 다음, 상기 게이트 양 에지측의 기판(10) 내에 LDD(Lightly Doped Drain) 영역(미 도시)을 형성하고, 게이트(14) 양 측벽에 절연 스페이서(16)를 형성한다. 그후, 로직회로 형성부(B)가 오픈되도록 디램셀 형성부(A)에 레지스트 패턴을 형성하고, 이를 마스크로해서 상기 결과물 상의 NMOS 트랜지스터 형성부에는 고농도 N형 불순물(N+형 불순물)을 그리고 PMOS 트랜지스터 형성부에는 고농도 P형 불순물(P+형 불순물)을 각각 이온주입한 다음, 상기 레지스트 패턴을 제거한다. 그 결과, 로직회로 형성부(B)의 NMOS 형성부에는 LDD 구조의 N+형 소스·드레인 영역과 N+형 게이트가 형성되고, PMOS 형성부에는 LDD 구조의 P+형 소스·드레인 영역과 P+형 게이트가 형성된다.
제 2 단계로서, 도 1b와 같이 게이트(14)와 스페이서(16)를 포함한 기판(10) 상에 SBL용 질화막(18)을 형성하고, 그 위에 USG 재질의 SBL용 산화막(20)을 게이트(14) 상면을 기준으로해서 약 2500Å 두께로 형성한 후, 블랭킷(blanket) 에치백 공정으로 이를 건식식각한다. 이때, 상기 건식식각은 기판 상의 액티브영역을 기준으로했을 때 약 3100Å 두께의 산화막이 잔존되도록 진행된다. 그 결과, 게이트 간의 간격이 좁은 디램셀 형성부(A)에서는 액티브영역이 충분히 채워질 정도의 두꺼운 두께의 산화막(20) 잔존되고, 게이트(14) 간의 간격이 넓은 로직회로 형성부(B)에서는 디램셀 형성부(A)쪽보다 상대적으로 얇은 두께의 산화막(20)이 잔존된다. 이와 같이 SBL용 산화막(20)의 일부를 먼저 건식식각한 것은 후속 습식 에치백 공정시 상기 산화막(20)을 식각하는데 걸리는 시간을 줄이기 위함이다.
제 3 단계로서, 도 1c와 같이 게이트(14) 상의 SBL용 질화막(18)이 노출되도록 상기 산화막(20)을 습식식각법으로 전면 에치백하여, 게이트와 게이트 간의 스페이스가 좁은 디램셀 형성부(A)의 액티브영역 상에만 자기정합적으로 수백 Å 이상의 SBL용 산화막(20)을 잔존시킨다. 이와 같이 디램셀 형성부(A)의 액티브영역 상에만 선택적으로 산화막(20)이 남겨진 것은 로직회로 형성부(B)의 액티브영역(소스·드레인 영역)이 디램셀 형성부(A)의 액티브영역 사이즈보다 와이드(wide)하여 식각 공정시 이 부분의 산화막(20)은 모두 제거되는 반면, 디램셀 형성부(A)의 산화막(20)은 모두 제거되지 못하고 일부 잔존되기 때문이다.
제 4 단계로서, 도 1d와 같이 산화막(20)이 남겨진 부분을 제외한 영역의 SBL용 질화막(18)을 건식식각하여 실리사이드막 형성부(예컨대, 디램셀 형성부의 게이트 표면 및 로직회로 형성부의 게이트 표면과 액티브영역 표면)를 노출시키고, 상기 결과물 상에 Co, Ti, Ni 재질의 고융점 금속을 형성한 다음, 열처리를 실시한다. 이때, 산화막(20)이 제거된 영역에서는 실리콘과 고융점 금속이 반응되어 저저항 금속인 실리사이드막(22)이 형성되는 반면, 산화막(20)이 남겨진 영역이나 스페이서(16)가 형성된 영역에서는 실리콘과 고융점 금속이 반응하지 못하여 고융점 금속이 미반응 금속으로 남게 된다. 이어, 미반응된 고융점 금속을 황산을 이용하여 제거하므로써, 본 공정 진행을 완료한다.
그러나, 이와 같이 MDL의 선택적 실리사이드막 형성 공정을 진행할 경우에는 소자 제조시 다음과 같은 몇가지의 문제가 발생된다.
첫째, 로직회로 형성부(B)의 액티브영역이 디램셀 형성부(A)의 액티브영역보다 모두 다 큰 사이즈를 가지도록 소자 설계가 이루어질 경우에는 별 문제가 제기되지 않으나, 반도체 소자의 고집적화로 인해 로직회로 형성부(B)의 액티브영역이 디램셀 형성부(A)의 액티브영역보다 작게 설계되는 부분(예컨대, 콘택 형성과 무관하게 단순히 게이트와 게이트 간의 액티브영역으로만 사용되는 부분)이 부분적으로 존재할 경우, 이 부분에 실리사이드막이 제대로 형성되지 않는 불량이 발생된다. 이러한 불량을 개선하기 위해서는 샐리사이드 공정을 진행하기 전에 포토 공정을 추가해서 로직회로 형성부(B)의 잔존 산화막을 완전히 제거해 주어야 하는데, 이 경우 공정의 복잡화가 초래된다.
둘째, 디램의 스케일 다운(scale down)으로 인해 MDL의 경우 통상 디램셀 커패시터를 스택(STACK) 구조로 가져가고 있다. 따라서, 후단 공정시 로직회로가 형성될 부분에서는 필연적으로 딥(deep) 콘택 형성 공정이 요구될 수 밖에 없다. 이 경우 형성코자 하는 콘택 홀의 깊이가 너무 깊어 단순 타겟 에치(target etch)만으로는 로직쪽의 딥 콘택을 제대로 형성할 수 없게 되므로, 에치스토퍼막인 PE-SiON막의 도입이 필요하다. 하지만, 도 1d의 하부 구조에 PE-SiON막 증착 공정을 추가하면 로직쪽에 콘택 홀을 형성할 때에는 문제가 발생되지 않으나 디램쪽에 DC(Direct Contact)나 BC(Buried Contact) 형성시에는 액티브영역에 잔존된 서로 다른 식각률의 다중 막질들(예컨대, SBL용 질화막/SBL용 산화막/에치스토퍼용 PE-SiON막)들로 인해 식각 공정이 복잡화되는 문제가 발생된다. 게다가, 게이트 스페이스별 잔존 산화막(20)의 량이 일정치 않아 DC나 BC 형성시에 경우에 따라서는 낫 오픈(not open)이 유발되기도 하므로, 현재의 MDL 공정 기술에서는 에치스토퍼막을사용할 수 없는 상태이다.
이에 본 발명의 목적은, 평탄화 특성이 우수한 유기 ARC를 도입해서 로직회로 형성부 내에 디램셀 형성부보다 게이트 간의 스페이스가 다소 좁은 영역이 존재하더라도 별도의 포토 공정 추가없이 로직회로쪽의 액티브영역을 모두 실리사이드화할 수 있도록 한 MDL의 선택적 실리사이드막 형성방법을 제공함에 있다.
본 발명의 다른 목적은, 안정적이고 양산성 있는 고종횡비의 콘택 홀을 확보하기 위하여 사용되는 SiON 재질의 에치스토퍼막을 듀얼 게이트를 갖는 MDL 공정에도 용이하게 적용할 수 있도록 한 MDL의 선택적 실리사이드막 형성방법을 제공함에 있다.
도 1a ~ 도 1d는 종래의 듀얼 게이트를 갖는 MDL의 선택적 실리사이드막 형성방법을 보인 공정순서도,
도 2a ~ 도 2i는 본 발명에 의한 듀얼 게이트를 갖는 MDL의 선택적 실리사이드막 형성방법을 보인 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상의 디램셀 형성부와 로직회로 형성부에 각각 절연 스페이서가 구비된 게이트를 형성하는 단계; 상기 기판 상의 로직회로 형성부에만 선택적으로 소스·드레인 형성용 고농도 불순물을 이온주입하는 단계; 상기 결과물 상에 SBL용 제 1 산화막과 SBL용 질화막을 순차 적층하는 단계; 상기 SBL용 질화막 상에 두께 균일성이 좋은 매립막을 코팅하는 단계; 상기 매립막 상의 로직회로 형성부에 절연막을 형성하는 단계; 상기 절연막에 의해 마스킹되지 않은 디램셀 형성부의 상기 매립막을 제거하는 단계; 상기 결과물 상에 SBL용 제 2 산화막을 증착한 후 이를 전면 에치백하여, 디램셀 형성부의 상기 게이트 간의 액티브영역에는 상기 게이트보다 낮은 단차의 상기 SBL용 제 2 산화막을 남기고, 로직회로 형성부에는 상기 매립막을 노출시키는 단계; 로직회로 형성부의 상기 잔존 매립막을 제거하는 단계; 상기 SBL용 제 2 산화막이 남겨진 디램셀 형성부의 상기 액티브영역을 제외한 나머지 영역의 상기 SBL용 질화막과 상기 SBL용 제 1 산화막을 순차식각하여, 디램셀 형성부의 상기 게이트 표면 및 로직회로 형성부의 상기 게이트 표면과 상기 액티브영역 표면을 각각 노출시키는 단계; 및 표면이 노출된 상기 게이트와 상기 액티브영역 상에 각각 실리사이드막을 형성하는 단계로 이루어진 MDL의 선택적 실리사이드막 형성방법이 제공된다.
이때, SBL용 제 1 산화막은 MTO(Medium Temperature Oxide) 재질로 형성하는 것이 바람직하고, SBL용 제 2 산화막은 USG 재질로 형성하는 것이 바람직하며, 매립막은 300 ~ 4000Å 두께의 유기 ARC로 형성하는 바람직하다.
또한, 디램셀 형성부의 액티브영역에 남겨진 SBL용 제 2 산화막은 로직회로 쪽의 딥 콘택 형성을 위해 상기 SBL용 제 1 산화막 식각시 함께 제거하는 방식으로 공정을 진행할 수도 있다.
상기와 같이 실리사이드막을 형성할 경우, 유기 ARC의 막질 특성상 게이트 간의 액티브영역에 갭 필(gap fill)되는 매립막 두께가 액티브영역의 좁고 넓음에 상관없이 균일하여, USG 재질의 산화막 증착 및 이의 에치백 공정 후 실시되는 매립막 제거 공정과 SBL용 제 1 산화막, SBL용 질화막 제거 공정을 통해 로직회로 형성부의 게이트 표면과 액티브영역 표면을 모두 오픈시킬 수 있게 되므로, 로직 형성부의 액티브영역에 부분적으로 실리사이드막이 형성되지 않는 불량이 발생되는 것을 막을 수 있게 된다.
게다가, SBL용 제 1 산화막 식각시에 디램셀 형성부의 액티브영역에 남겨진 SBL용 제 2 산화막을 함께 제거해 주기만 하면, 로직회로쪽에 딥 콘택을 형성하기 위하여 SiON 재질의 에치스토퍼막을 적용하여도 디램셀 형성부와 로직회로 형성부 모두 산화막이 제거된 상태이므로 그 적용에 아무런 문제가 발생되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2i는 본 발명에서 제안된 MDL의 선택적 실리사이드막 형성방법을 도시한 공정순서도이다. 이를 참조하여 그 제조방법을 제 9 단계로 구분하여 설명하면 다음과 같다. 상기 도면에서 A로 표시된 부분은 디램셀 형성부를 나타내고, B로 표시된 부분은 로직회로 형성부를 나타낸다.
제 1 단계로서, 도 2a와 같이 STI(102)가 구비된 반도체 기판(실리콘 기판)(100) 상에 언도프드 폴리실리콘막을 증착한 후, 상기 막질 내로 디램셀 트랜지스터를 동작시킬 수 있을 정도의 저농도 불순물을 이온주입하여 상기 폴리실리콘막을 저농도 불순물로 도핑한다. 이어, 게이트 전극 형성부를 한정하는 레지스트 패턴을 마스크로해서 폴리실리콘막을 선택식각하여 디램셀 형성부(A)와 로직회로 형성부(B)에 각각 게이트(104)를 형성한 다음, 상기 게이트 양 에지측의 기판(100) 내에 LDD 영역(미 도시)을 형성하고, 게이트(104) 양 측벽에 절연 스페이서(106)를 형성한다. 그후, 로직회로 형성부(B)가 오픈되도록 디램셀 형성부(A)에 레지스트패턴을 형성하고, 이를 마스크로해서 상기 결과물 상의 NMOS 트랜지스터 형성부에는 고농도 N형 불순물(N+형 불순물)을 그리고 PMOS 트랜지스터 형성부에는 고농도 P형 불순물(P+형 불순물)을 각각 이온주입한 다음, 상기 레지스트 패턴을 제거한다. 그 결과, 로직회로 형성부(B)의 NMOS 형성부에는 LDD 구조의 N+형 소스·드레인 영역과 N+형 게이트가 형성되고, PMOS 형성부에는 LDD 구조의 P+형 소스·드레인 영역과 P+형 게이트가 형성된다.
제 2 단계로서, 도 2b와 같이 상기 게이트(104)와 스페이서(106)를 포함한 기판(100) 상에 MTO 재질의 SBL용 제 1 산화막(108)을 형성하고, 그 위에 SBL용 질화막(110)을 적층한 다음, 상기 질화막(110) 상에 평탄화 특성이 우수하며 하지막에 대한 의존성이 없는 유기 ARC 재질의 매립막(112)을 300 ~ 4000Å 두께로 형성한다. 이 과정에서 액티브영역의 사이즈가 좁고 넓음에 상관없이 게이트(104) 간의 액티브영역에 비교적 고른 두께의 매립막(112)이 채워지게 되므로, 어느 정도의 막질 평탄화를 이룰 수 있게 된다. 이어, 로직회로 형성부(B)와 디램셀 형성부(A)를 구분하는 패턴을 형성하기 위하여 상기 매립막(112) 상에 PEOX나 USG 재질의 절연막(114)을 형성한다.
제 3 단계로서, 도 2c와 같이 디램셀 형성부(A)가 오픈되도록 상기 절연막(114) 상에 포토레지스트 패턴(PR)을 형성하고, 이를 마스크로해서 디램셀 형성부(A)의 절연막(114)을 제거한다.
제 4 단계로서, 도 2d와 같이 에싱(Ashing) 및 스트립(strip) 공정을 거쳐 로직회로 형성부(B)의 포토레지스트 패턴(PR)을 제거한다. 상기 에싱 과정에서 표면이 노출된 디램셀 형성부(A)의 매립막(112)도 함께 제거되는데, 이는 유기 ARC가 포토레지스트같이 에싱 공정으로 쉽게 제거되는 물성 특성을 지니기 때문이다. 그 결과, 디램셀 형성부(A)에서는 "SBL용 제 1 산화막(108)/SBL용 질화막(110)"만이 남는 반면, 로직회로 형성부(B)에서는 "SBL용 제 1 산화막(108)/SBL용 질화막(110)/매립막(112)/절연막(114)"의 다층 막질이 남게 된다.
제 5 단계로서, 도 2e와 같이 상기 결과물 상에 USG 재질의 SBL용 제 2 산화막(116)을 형성한다.
제 6 단계로서, 도 2f와 같이 상기 SBL용 제 2 산화막(116)을 습식식각법으로 전면 에치백하여, 게이트와 게이트 간의 스페이스가 좁은 디램셀 형성부(A)의 액티브영역 상에만 자기정합적으로 수백 Å 이상의 제 2 산화막(116)을 잔존시킨다. 이 과정에서 로직회로 형성부(B)의 절연막(114)도 함께 제거되므로, 에치백 공정이 완료되면 로직회로 형성부(B)의 매립막(112)이 전면 노출된다.
이와 같이 디램셀 형성부(A)의 액티브영역에는 게이트(104)보다 낮은 단차의 산화막(116)이 남고, 로직회로 형성부(B)에서는 매립막이 노출되도록 식각 공정이 진행된 것은 로직회로 형성부(B)에서는 게이트(104) 간의 액티브영역에 유기 ARC 재질의 매립막(112)이 채워진 상태에서 USG 재질의 산화막(116)이 증착되나, 디램셀 형성부(A)에서는 게이트(104) 간의 액티브영역에 깊은 골이 유지된 상태에서 USG 재질의 산화막(116)이 증착되므로, 로직회로 형성부(B)의 액티브영역에 증착된 산화막(116)과 디램셀 형성부(A)의 액티브영역에 증착된 산화막(116) 간에는 약 2배 가량의 두께 차이가 발생되기 때문이다.
제 7 단계로서, 도 2g와 같이 로직회로 형성부(B)의 상기 잔존 매립막(112)을 제거한다.
제 8 단계로서, 도 2h와 같이 상기 SBL용 제 1 산화막(108)을 에치스토퍼막으로 해서 SBL용 제 2 산화막(116)이 남겨진 디램셀 형성부(A)의 액티브영역을 제외한 나머지 전 영역의 SBL용 질화막(110)을 건식식각한다.
제 9 단계로서, 도 2i와 같이 SBL용 제 2 산화막(116)이 남겨진 부분을 제외한 나머지 전 영역의 SBL용 제 1 산화막(108)을 제거하여, 실리사이드막 형성부(예컨대, 디램셀 형성부의 게이트 표면 및 로직회로 형성부의 게이트 표면과 액티브영역 표면)를 노출시키고, 상기 결과물 상에 Co, Ti, Ni 재질의 고융점 금속을 형성한 다음, 이를 열처리를 실시한다. 이때, SBL용 제 1 산화막(108)이 제거된 영역에서는 실리콘과 고융점 금속이 반응되어 저저항 금속인 실리사이드막(118)이 형성되는 반면, SBL용 제 2 산화막(116)이 남겨진 영역이나 스페이서(106)가 형성되어 있는 영역에서는 실리콘과 고융점 금속이 반응하지 못하여 고융점 금속이 미반응 금속으로 남게 된다. 이어, 미반응된 고융점 금속을 황산을 이용하여 제거하므로써, 본 공정 진행을 완료한다.
이와 같이 실리사이드막을 형성할 경우, 게이트(104)와 게이트(104) 사이의 좁은 골들을 유기 ARC(참조번호 112를 일컬음)로 먼저 갭 필하여 막질 평탄화를 이룬 상태에서 디램셀 형성부(A)의 유기 ARC만을 선택적으로 제거한 뒤, USG 재질의 SBL용 제 2 산화막(116)을 증착하는 방식으로 공정이 진행되므로, 게이트(104) 간의 스페이스가 좁고 넓음에 상관없이 로직회로 형성부(B) 내의 액티브영역에는 제2 산화막(116)이 거의 동일 증착 두께로 쌓이게 된다.
따라서 이 경우는 로직회로 형성부(B) 내에 게이트(104) 간의 스페이스가 다소 좁은 영역이 존재하더라도 상기 제 2 산화막(116)의 에치백 공정 후 실시되는 매립막(112) 제거 공정과 SBL용 제 1 산화막(108), SBL용 질화막(110) 제거 공정을 통해 로직회로 형성부(B)의 게이트(104) 표면과 액티브영역 표면을 완전히 오픈시킬 수 있게 되고, 그 결과 로직회로 형성부(B)의 액티브영역에 부분적으로 실리사이드막이 형성되지 않는 불량이 발생되는 것을 원천적으로 막을 수 있게 된다.
즉, 로직회로 형성부(B) 내에 디램셀 형성부(A)보다 게이트(104) 간의 스페이스가 다소 좁은 영역이 존재하더라도 별도의 포토 공정 추가없이 로직회로쪽의 액티브영역을 모두 실리사이드화할 수 있게 되는 것이다.
한편 본 발명의 일 변형예로서, 상기 제 9 단계 공정은 실리사이드막 형성부의 SBL용 제 1 산화막(108) 식각시에 디램셀 형성부(A)의 잔존 SBL용 제 2 산화막(116)을 함께 제거해 주는 방식으로 공정을 진행할 수도 있는데, 이 경우 디램셀 형성부(A)와 로직회로 형성부(B)의 산화막이 모두 제거된 상태이므로, 딥 콘택 형성을 위한 SiON 재질의 에치스토퍼막을 적용시 아무런 문제가 발생되지 않는다는 잇점이 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, MDL의 선택적 실리사이드막 형성시 SBL과는 별도로 평탄화 특성이 우수한 유기 ARC를 별도 더 도입하므로써,1) 로직회로 형성부 내에 디램셀 형성부보다 게이트 간의 스페이스가 다소 좁은 영역이 존재하더라도 별도의 포토 공정 추가없이 로직쪽의 액티브영역을 모두 실리사이드화할 수 있게 되고, 2) 딥 콘택 형성시 요구되는 SiON 재질의 에치스토퍼막을 듀얼 게이트를 갖는 MDL 공정에도 양산성있게 적용할 수 있게 된다.

Claims (14)

  1. 반도체 기판 상의 디램셀 형성부와 로직회로 형성부에 각각 절연 스페이서가 구비된 게이트를 형성하는 단계;
    상기 기판 상의 로직회로 형성부에만 선택적으로 소스·드레인 형성용 고농도 불순물을 이온주입하는 단계;
    상기 결과물 상에 SBL용 제1 산화막과 SBL용 질화막을 순차 적층하는 단계;
    상기 SBL용 질화막 상에 두께 균일성이 좋은 매립막을 증착하는 단계;
    상기 매립막 상의 로직회로 형성부에 절연막을 형성하는 단계;
    상기 절연막에 의해 마스킹되지 않은 디램셀 형성부의 상기 매립막을 제거하는 단계;
    상기 결과물 상에 SBL용 제 2 산화막을 증착한 후 이를 전면 에치백하여, 디램셀 형성부의 상기 게이트 간의 액티브영역에는 상기 게이트보다 낮은 단차의 상기 SBL용 제 2 산화막을 남기고, 로직회로 형성부에는 상기 매립막을 노출시키는 단계;
    로직회로 형성부의 상기 잔존 매립막을 제거하는 단계;
    상기 SBL용 제 2 산화막이 남겨진 디램셀 형성부의 상기 액티브영역을 제외한 나머지 영역의 상기 SBL용 질화막과 상기 SBL용 제 1 산화막을 순차식각하여, 디램셀 형성부의 상기 게이트 표면 및 로직회로 형성부의 상기 게이트 표면과 상기 액티브영역 표면을 각각 노출시키는 단계; 및
    표면이 노출된 상기 게이트와 상기 액티브영역 상에 각각 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  2. 제 1항에 있어서, 상기 SBL용 제 1 산화막은 MTO(Medium Temperature Oxide) 재질로 형성하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  3. 제 1항에 있어서, 상기 매립막은 포토레지스트와 같이 에싱 공정으로 쉽게 제거되는 막질로 형성하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  4. 제 3항에 있어서, 상기 매립막은 ARC로 형성하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  5. 제 4항에 있어서, 상기 유기 ARC는 300 ~ 4000Å의 두께로 형성하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  6. 제 1항에 있어서, 상기 절연막은 PEOX나 USG 재질로 형성하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  7. 제 1항에 있어서, 상기 SBL용 제 2 산화막은 USG 재질로 형성하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  8. 제 7항에 있어서, 상기 SBL용 제 2 산화막은 2000 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  9. 제 1항에 있어서, 상기 SBL용 질화막은 상기 SBL용 제 1 산화막을 에치스토퍼막으로 이용한 건식식각법으로 식각하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  10. 제 1항에 있어서, 상기 SBL용 제 1 산화막은 습식 세정 공정으로 식각하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  11. 제 10항에 있어서, 상기 SBL용 제 1 산화막 식각시 디램셀 형성부의 상기 액티브영역에 남겨진 상기 SBL용 제 2 산화막도 함께 제거하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  12. 제 1항에 있어서, 상기 실리사이드막은
    상기 SBL용 질화막과 상기 SBL용 제 1 산화막을 순차식각한 후, 상기 결과물 상에 고융점 금속을 형성하고 이를 열처리하는 단계;
    미반응된 상기 고융점 금속을 제거하는 단계를 포함하여 형성하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  13. 제 12항에 있어서, 상기 고융점 금속은 Co, Ti, Ni중 선택된 어느 하나로 형성하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
  14. 제 12항에 있어서, 상기 미반응 고융점 금속은 황산으로 제거하는 것을 특징으로 하는 MDL의 선택적 실리사이드막 형성방법.
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