KR100604412B1 - 반도체 제조 공정의 평탄화 방법 - Google Patents
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Abstract
평탄화 막의 하부의 패턴들의 조밀도에 따라서 달라지는 폴리싱 속도를 하부 막의 구조를 개선하여 조절하면서 저유전율의 층간 절연막을 갖도록 개선시킨 반도체 제조 공정의 평탄화 방법에 관한 것으로서, 금속 배선의 상부에 제 1 층간 절연막을 형성하는 제 1 단계, 제 1 층간 절연막의 상부에 플루오르가 도핑된 산화실리콘막을 제 2 층간 절연막으로 형성하는 제 2 단계, 제 2 층간 절연막의 상부에 제 3 층간 절연막을 형성하는 제 3 단계, 제 3 층간 절연막의 상부에 희생막을 형성하는 제 4 단계 및 희생막을 평탄화하는 제 5 단계를 구비하여 이루어진다.
Description
도 1은 종래의 반도체 제조 공정의 평탄화 전 단계의 패턴이 조밀한 영역과 패턴이 조밀하지 않은 영역의 단면도
도 2는 종래의 반도체 제조 공정의 평탄화 후 단계의 패턴이 조밀한 영역과 패턴이 조밀하지 않은 영역의 단면도
도 3은 본 발명에 따른 반도체 제조 공정의 평탄화 방법에 의한 평탄화 전 단계의 패턴이 조밀한 영역과 패턴이 조밀하지 않은 영역의 단면도
도 4는 본 발명에 따른 반도체 제조 공정의 평탄화 방법에 의한 평탄화 후 단계의 패턴이 조밀한 영역과 패턴이 조밀하지 않은 영역의 단면도
본 발명은 반도체 제조 공정의 평탄화 방법에 관한 것으로서, 더욱 상세하게는 평탄화 막의 하부의 패턴들의 조밀도에 따라서 달라지는 폴리싱 속도를 하부 막의 구조를 개선하여 조절하면서 저유전율의 층간 절연막을 갖도록 개선시킨 반도체 제조 공정의 평탄화 방법에 관한 것이다.
통상, 반도체 소자는 많은 단위 공정을 거쳐서 제조되며, 이들 단위 공정들로써 산화, 식각, 이온주입, 평탄화공정 등이 예시될 수 있다.
이 중 평탄화 공정은 포토 공정의 광학적 포커스 마진이 패턴의 초미세화에 따라서 감소되어서 패턴의 미세화를 보완하기 위한 기술로써 이용될 수 있다. 그리고, 광학적 포커스 마진은 단차가 심하게 형성되는 영역에서 심화되며, 평탄화 공정에 의하여 이러한 단차들은 평탄하게 제거된다.
평탄화 공정 중 일반적으로 화학적 물리적 폴리싱(Chemical Mechanical Polishing: 이하, 'CMP'라 함) 공정이 많이 이용되고 있다.
특히, 0.25㎛급 디바이스에서 레지스턴스와 캐패시턴스에 기인한 신호 지연 현상을 제어하고자 금속 층간에 저유전율을 갖는 층간절연막을 사용한다. 그리고, 층간절연막의 상부에는 후에 진행될 화학적 물리적 폴리싱 공정을 위한 SiO2 막이 증착된다.
도 1 및 도 2를 참조하여 구체적으로 설명한다.
패턴이 조밀한 영역 A와 패턴이 조밀하지 않은 영역 B의 기판(10) 상에 금속 배선(12)이 각각 형성되고, 금속 배선(12)의 상부에는 층간절연막(14)이 증착된다. 패턴이 조밀한 영역 A에는 배선의 수가 많고, 패턴이 조밀하지 않은 영역 B에는 배선의 수가 적다. 층간절연막(14)은 하부 금속 배선(12)에 의하여 상면에 그루브(groove)가 형성된다. 그리고, 층간 절연막(12)의 상부에는 SiO2 막(16)이 소정 두께 증착된다. SiO2 막(16)의 상면에는 하부 층간절연막(14)의 그루브에 영향을 받은 그루브(18)가 형성된다.
SiO2 막(16)은 후속될 화학적 물리적 폴리싱 공정을 진행하기 위한 희생막이며, 화학적 물리적 폴리싱 공정을 진행하여 SiO2 막(16)을 평탄화한 후 상부에 배선(도시되지 않음)이 형성된다.
그러나, 상술한 그루브는 패턴이 조밀한 지역 A에는 많이 형성되고, 패턴이 조밀하지 않은 지역 B에는 적게 형성된다. 이러한 그루브는 화학적 물리적 폴리싱 공정의 진행시 막을 제거하는데 방해 요소로 작용하며, 그 결과 패턴이 조밀한 지역 A보다 패턴이 조밀하지 않은 지역 B이 도 2와 같이 더 많은 두께로 희생막인 SiO2 막(16)을 식각한다.
결국, CMP 공정은 하부 막의 패턴 밀도에 따라서 평탄화 막의 폴리싱 비를 달리가지며, 도 2의 조밀한 지역의 잔류 두께 'a'와 조밀하지 않은 지역의 잔류 두께 'b'는 차이를 갖는다. 이러한 문제점은 고밀도 패턴이 이루어지는 셀 영역과 상대적으로 저밀도 패턴이 이루어지는 주변 회로 영역 간에 발생된다.
갭(gap)의 채움과 평탄화 역할을 수행하며, 층간절연막으로 이용되는 HSQ는 증착후 수행되는 열처리 공정에서 특정 두께 이상에서 크랙이 발생되어서 층간절연막을 형성하는데 한계가 있고, 이러한 이유로 그루브가 발생되어서 상술한 평탄화의 문제점이 발생된다.
본 발명의 목적은 평탄화되는 희생막의 하부 적층 구조를 개선시켜서 그루브 발생을 억제하여 평탄화 공정을 수행하여 패턴이 조밀한 영역과 패턴이 조밀하지 않은 영역에 동일한 폴리싱 비가 적용될 수 있도록 함에 있다.
본 발명의 다른 목적은 배선 간의 층간절연막이 저유전율을 갖도록 층간절연막의 구조를 개선시킴으로써 신호 지연 현상을 제어함에 있다.
본 발명에 따른 금속 배선의 상부에 층간 절연층을 형성하는 반도체 제조 공정의 평탄화 방법은
금속 배선이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 제 1 단계와,
상기 제 1 층간 절연막의 상부에 플루오르가 도핑된 산화실리콘막인 제 2 층간 절연막을 형성하는 제 2 단계와,
상기 제 2 층간 절연막의 상부에 제 3 층간 절연막을 형성하는 제 3 단계와,
상기 제 3 층간 절연막의 상부에 희생막을 형성하는 제 4 단계 및
상기 희생막을 평탄화하는 제 5 단계를 구비함을 특징으로 이루어진다.
금속 배선이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 제 1 단계와,
상기 제 1 층간 절연막의 상부에 플루오르가 도핑된 산화실리콘막인 제 2 층간 절연막을 형성하는 제 2 단계와,
상기 제 2 층간 절연막의 상부에 제 3 층간 절연막을 형성하는 제 3 단계와,
상기 제 3 층간 절연막의 상부에 희생막을 형성하는 제 4 단계 및
상기 희생막을 평탄화하는 제 5 단계를 구비함을 특징으로 이루어진다.
이하, 본 발명에 따른 반도체 제조 공정의 평탄화 방법의 바람직한 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
본 발명은 금속 배선의 상부에 층간절연막이 형성되고, 그 상부에 배선을 형성하기 위하여 평탄화 공정인 화학적 물리적 폴리싱 공정이 진행되는 경우, 다층 적층 구조로 층간절연막을 형성하여 폴리싱 비를 개선하고, 층간절연막의 유전율을 저하시킨 것이다.
구체적으로, 도 1과 같이 기판(20)의 상부에 금속 배선(22)이 조밀한 지역 A와 조밀하지 않은 지역 B에 따라 다른 수로 구성되고, 금속 배선(22)의 상부에 제 1 층간절연막(24)이 형성된다. 그리고, 그 상부에 제 2 층간절연막(26)과 제 3 층간절연막(28)이 적층되고, 최상위에 희생막인 SiO2 막(30)이 적층된다.
여기에서 제 1 층간절연막(24)과 제 3 층간절연막(28)은 HSQ(Hydrogen Silsesquioxane)로써 4500Å 내지 5000Å의 두께를 가지고, 제 2 층간절연막(26)은 플루오르가 도핑된 산화실리콘막(FSQ : SiOF)로써 1000Å의 두께를 갖도록 형성하는 것이 바람직하다.
여기에서 제 2 층간절연막(26)인 FSQ는 유전율이 매우 낮은 물질이며, HSQ 재질의 제 1 층간절연막(24)과 제 3 층간절연막(28)을 분리하는 역할을 한다. 이에 따라서 열처리 공정에서 스트레스로 인하여 제 1 층간절연막(24)과 제 3 층간절연막(28)에 크랙이 발생되는 것이 방지된다.
상술한 바와 같이 금속 배선(22) 배선 상부에 층간절연막을 다층 구조로 형성함으로써, 제 1 층간절연막(24)에 형성된 그루브가 제 2 층간절연막(26) 및 제 3 층간절연막(26)이 순차적으로 적층되면서 완화되며 최종 희생막인 SiO2 막(30)이 증착되면 그루브가 거의 평탄한 형상을 갖게 된다.
이에 따라서 도 2와 같이 화학적 물리적 폴리싱 공정을 수행하여 SiO2 막이 500Å 내지 1000Å이 잔류하도록 평타화한다. 이때, 그루브의 영향을 받지 않으므로 패턴이 조밀한 영역 A과 패턴이 조밀하지 않은 영역 B의 폴리싱 비가 유사하게 되고 패턴이 조밀한 영역 A과 패턴이 조밀하지 않은 영역 B의 평탄화 후 잔류 된 높이 a, b는 동일해진다.
따라서, 후속되는 메탈 공정 등이 용이하게 진행될 수 있다.
본 발명에 의하면 패턴이 조밀한 영역과 패턴이 조밀하지 않은 영역이 동일한 폴리싱 속도 비를 가짐으로써 원하는 수준으로 평탄화가 이루어지고, 그에 따라서 후속 공정에 영향을 주어 반도체 소자의 고집적화가 용이해지는 효과가 있다.
한편, 배선 간의 층간절연막의 유전율을 저하시켜서 신호 지연 현상을 방지하는 효과가 있다.
Claims (4)
- 금속 배선이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 제 1 단계;상기 제 1 층간 절연막의 상부에 플루오르가 도핑된 산화실리콘막인 제 2 층간 절연막을 형성하는 제 2 단계;상기 제 2 층간 절연막의 상부에 제 3 층간 절연막을 형성하는 제 3 단계;상기 제 3 층간 절연막의 상부에 희생막을 형성하는 제 4 단계; 및상기 희생막을 평탄화하는 제 5 단계를 구비함을 특징으로 하는 반도체 제조 공정의 평탄화 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막과 제 3 층간절연막은 HSQ로써 4500Å 내지 5000Å의 두께로 형성됨을 특징으로 하는 반도체 제조 공정의 평탄화 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 1000Å의 두께로 형성됨을 특징으로 하는 반도체 제조 공정의 평탄화 방법.
- 제 1 항에 있어서,상기 제 5 단계를 수행한 후 잔류하는 희생막의 두께는 500Å 내지 1000Å이 되도록 하는 것을 특징으로 하는 반도체 제조 공정의 평탄화 방법.
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