KR100571394B1 - 금속 패턴 상에 연결되는 콘택 형성 방법 - Google Patents

금속 패턴 상에 연결되는 콘택 형성 방법 Download PDF

Info

Publication number
KR100571394B1
KR100571394B1 KR1020030101901A KR20030101901A KR100571394B1 KR 100571394 B1 KR100571394 B1 KR 100571394B1 KR 1020030101901 A KR1020030101901 A KR 1020030101901A KR 20030101901 A KR20030101901 A KR 20030101901A KR 100571394 B1 KR100571394 B1 KR 100571394B1
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
metal pattern
forming
contact hole
Prior art date
Application number
KR1020030101901A
Other languages
English (en)
Other versions
KR20050069637A (ko
Inventor
김래성
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030101901A priority Critical patent/KR100571394B1/ko
Publication of KR20050069637A publication Critical patent/KR20050069637A/ko
Application granted granted Critical
Publication of KR100571394B1 publication Critical patent/KR100571394B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

금속 패턴 상에 연결되는 콘택 형성 방법을 제시한다. 본 발명의 일 관점에 따르면, 하부층 상에 금속 패턴을 형성하고, 상기 금속 패턴을 덮는 FSG(Fluorine doped Silica Glass)층을 포함하는 절연층을 형성한다. 절연층을 관통하여 금속 패턴의 상측을 노출하는 콘택홀을 형성하고, 콘택홀의 측벽을 선택적으로 덮어 FSG층의 콘택홀에 노출된 측면으로부터 콘택홀 내로 물질의 확산이 발생되는 것을 방지하는 보호층을 형성한다. 콘택홀을 채워 금속 패턴에 전기적으로 연결되는 연결 콘택을 형성한다.
연결 콘택, 알루미늄 소실, 불소 확산, 불산, FSG

Description

금속 패턴 상에 연결되는 콘택 형성 방법{Method for fabricating contacts interconnected on metal pattern}
도 1a 내지 도 1c는 종래의 금속 패턴 상에 연결되는 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 실시예에 의한 금속 패턴 상에 연결되는 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 하부 금속 패턴의 소실(loss) 발생을 방지하며 금속 패턴 상에 연결되는 콘택 형성 방법에 관한 것이다.
금속층과 금속층 사이의 절연을 목적으로 금속 층간 절연층(IMD: Inter Metal Dielectric layer)이 도입되고 있다. 절연층은 여러 가지 절연 성분으로 만들 수 있다. 현재 추세는, 소자 성능 발전으로 낮은 유전 상수(low dielectric constant) 값을 얻을 수 있는 IMD가 요구되고 있어, 기존에 사용하여 USG(Un-doped Silica glass)에서 FSG(Fluorine doped Silica Glass)로 전환되고 있다.
그런데, FSG막을 사용할 때, 기존에 사용하던 USG와 달리 낮은 유전 상수를 유지하기 이해 첨가한 불소(F)는 매우 이동하기 쉬운 특성을 가진다. 이로 인해, 이후 공정 진행 시 발생되는 열로 인해, 불순물로 존재하는 수소 원자(H)와 불소가 반응해 불산(HF) 형태로 발전하여, 금속층, 예컨대, 알루미늄층의 소실(missing)을 발생시킬 수 있다. 이 경우 비아(via)와 같은 연결 콘택의 저항의 증가 및 금속 브리지(metal bridge)가 발생되어 소자의 신뢰성 및 수율을 저하시키는 문제가 발생될 수 있다.
도 1a 내지 도 1c는 종래의 금속 패턴 상에 연결되는 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1a 내지 도 1c를 참조하면, 종래의 연결 콘택 형성 방법은, 먼저, 반도체 기판 상의 하부층(10), 예컨대, 절연층 상에 알루미늄층과 같은 금속층 패턴(20)이 형성되고, 이러한 금속층 패턴(20) 상에 라이너 형태의 제1절연층(31)이 도입된다. 제1절연층(31) 상에 FSG와 같은 낮은 유전 상수 절연 물질의 제2절연층(33)이 IMD로 도입되고, 제2절연층(33) 상에 캐핑층(capping layer)으로서의 제3절연층(35)이 도입된다. 제1절연층(31) 및 제3절연층(35)은 제2절연층(33)인 FSG로부터 불소가 이동되는 것을 방지하는 보호층으로서 도입된다.
이와 같은 절연층 구조를 형성한 후, 평탄화를 화학 기계적 연마(CMP) 등으로 수행한다. 연후에, 절연층 구조(31, 33, 35)를 관통하여 하부의 금속층 패턴(20)의 상측 표면을 노출하는 콘택홀(37)을 형성한다. 이때, 콘택홀(37)의 측벽으로 제2절연층(33)의 측면(39)이 도 1b에 제시된 바와 같이 노출되게 된다.
이와 같이 측면(39)이 노출되면, 이로부터 불소 원자가 확산되어 나올 수 있고, 이러한 불소 원자는 하부의 금속층 패턴(20)의 알루미늄을 소실시켜 금속층 패턴(20)에 보이드(25)를 발생시키는 요인으로 작용하게 된다.
이와 같이 금속층 패턴(20)에의 소실 등이 발생하면, 금속 브리지 또는 비아의 저항 증가 등과 같은 문제가 수반 발생하게 된다. 이에 따라, 소자의 신뢰성 및 소자 수율이 매우 저하되게 된다.
본 발명이 이루고자 하는 기술적 과제는, 콘택홀을 통해 불소 원자 등이 이동되어 하부 금속 패턴이 소실(loss or missing)되는 불량을 방지하며 금속 패턴 상에 연결되는 콘택을 형성하는 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 하부층 상에 금속 패턴을 형성하는 단계, 상기 금속 패턴 상을 덮는 제1절연층을 형성하는 단계, 상기 제1절연층 상에 낮은 유전 상수를 가지는 절연 물질로 제2절연층을 형성하는 단계, 상기 제2절연층 상에 제3절연층을 형성하는 단계, 상기 제3절연층, 제2절연층 및 제1절연층을 관통하여 상기 금속 패턴의 상측을 노출하는 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽을 선택적으로 덮어 상기 제2절연층의 상기 콘택홀에 노출된 측면으로부터 상기 콘택홀 내로 물질의 확산이 발생되는 것을 방지하는 보호층을 형성하는 단계, 및 상기 콘택홀을 채워 상기 금속 패턴에 전기적으로 연결되는 연결 콘택을 형성하는 단계를 포함하는 연결 콘택 형성 방법을 제시한다.
상기 금속 패턴은 알루미늄층을 포함하여 형성될 수 있다.
상기 제2절연층은 불소가 도핑된 실리카 글래스(FSG)층을 포함하여 형성될 수 있다.
상기 보호층을 형성하는 단계는 상기 콘택홀의 측벽 및 바닥을 덮는 라이너 형태의 상기 보호층을 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물로 형성하는 단계 및 상기 보호층의 상기 콘택홀의 바닥 부분을 선택적으로 식각하여 상기 금속 패턴의 상측을 여는 단계를 포함하여 수행될 수 있다.
상기 보호층은 10 내지 2000Å 두께로 형성될 수 있다.
본 발명에 따르면, 콘택홀을 통해 불소 원자 등이 이동되어 하부 금속 패턴이 소실(loss or missing)되는 불량을 방지하며 금속 패턴 상에 연결되는 콘택을 형성하는 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 2a 내지 도 2d는 본 발명의 실시예에 의한 금속 패턴 상에 연결되는 콘택 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 연결 콘택 형성 방법은, 먼저, 반도체 기판 상의 하부층(100), 예컨대, 절연층 상에 알루미늄층과 같은 금속층 패 턴(200)을 형성하고, 이러한 금속층 패턴(200) 상에 라이너(liner) 형태의 제1절연층(310)을 도입한다. 제1절연층(310) 상에 FSG와 같은 낮은 유전 상수 절연 물질의 제2절연층(330)을 IMD로 형성하고, 제2절연층(330) 상에 캐핑층(capping layer)으로서의 제3절연층(350)을 형성한다. 제1절연층(310) 및 제3절연층(350)은 제2절연층(330)인 FSG로부터 불소가 이동되는 것을 방지하는 보호층으로서 도입된다.
이와 같은 절연층 구조를 형성한 후, 평탄화를 화학 기계적 연마(CMP) 등으로 수행한다.
도 2b를 참조하면, 연후에, 절연층 구조(310, 330, 350)를 관통하여 하부의 금속층 패턴(200)의 상측 표면을 노출하는 비아 연결 콘택 형성을 위한 콘택홀(307)을 형성한다. 이때, 콘택홀(307)의 측벽으로 제2절연층(330)의 측면이 노출될 수 있다.
따라서, 이러한 콘택홀(307)의 측벽을 덮어 보호하는 보호층(370)을 절연 물질의 증착으로 형성한다. 보호층(370)은 실리콘 산화물층 또는 실리콘 질화물층, 실리콘 산질화물층 등으로 형성될 수 있으며, 대략 10Å 내지 2000Å 정도 두께의 라이너 형태로 형성된다. 이러한 보호층(370)의 형성에는 CVD, ALD(Atomic Layered Deposition) 또는 SRO 등과 같은 증착 방법이 이용될 수 있다.
이러한 보호층(370)은 노출된 제2절연층(330)의 측면으로 불소가 확산되어 콘택홀(307) 내로 이동하는 것을 방지하는 역할을 한다. 즉, 불소의 외부로의 확산의 소스(source)를 원천 봉쇄하는 역할을 한다. 이와 같은 불소 확산 방지에 의해서 도입되는 보호층(370)은 또한 콘택홀(307)을 형성할 때 요구되는 오버 에치(over etch)의 공정 마진(process margin)을 보다 더 확보해주는 효과를 구현할 수 있다.
도 2c를 참조하면, 보호층(370)을 이방성 식각하여 하부의 금속층 패턴(200)의 상면을 노출시킨다. 이러한 이방성 식각은 플라즈마 식각으로 수행되어 보호층(370)의 콘택홀(307)의 바닥 부위를 열도록 수행되며, 콘택홀(307)의 측면은 보호층(370)으로 계속 보호되도록 한다.
도 2d를 참조하면, 콘택홀(307)을 채우는 비아로서의 연결 콘택(400)을 도전 물질의 증착 및 평탄화 등으로 형성한다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 불소 원자의 이동에 의해 발생될 수 있는 불산 성분에 의한 알루미늄 미싱(Al missing) 현상을 방지할 수 있다. 이에 따라, 비아 연결 콘택의 저항 증가 및 금속 브리지가 발생되는 원인을 제거할 수 있어, 소자의 신뢰성 및 수율을 향상시킬 수 있다.
또한, 보호층의 도입으로 비아 연결 콘택홀의 오정렬 시 공정 마진을 보다 더 확보할 수 있고, 또한, 콘택홀 오버 에치 시 공정 마진을 보다 더 확보할 수 있다.

Claims (5)

  1. 하부층 상에 금속 패턴을 형성하는 단계;
    상기 금속 패턴 상을 덮는 제1절연층을 형성하는 단계;
    상기 제1절연층 상에 불소가 도핑된 실리카 글래스로 제2절연층을 형성하는 단계;
    상기 제2절연층 상에 제3절연층을 형성하는 단계;
    상기 제3절연층, 제2절연층 및 제1절연층을 관통하여 상기 금속 패턴의 상측을 노출하는 콘택홀을 형성하는 단계;
    실리콘 산화물 또는 실리콘 산질화물로 상기 콘택홀의 측벽 및 바닥을 덮는 라이너 형태의 보호층을 형성하는 단계,
    상기 보호층의 상기 콘택홀의 바닥 부분을 선택적으로 식각하여 상기 금속 패턴의 상층을 여는 단계,
    상기 콘택홀을 채워 상기 금속 패턴에 전기적으로 연결되는 연결 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 연결 콘택 형성 방법.
  2. 제 1항에 있어서,
    상기 금속 패턴은 알루미늄층을 포함하여 형성되는 것을 특징으로 하는 연결 콘택 형성 방법.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 보호층은 10 내지 2000Å 두께로 형성되는 것을 특징으로 하는 연결 콘택 형성 방법.
KR1020030101901A 2003-12-31 2003-12-31 금속 패턴 상에 연결되는 콘택 형성 방법 KR100571394B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030101901A KR100571394B1 (ko) 2003-12-31 2003-12-31 금속 패턴 상에 연결되는 콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101901A KR100571394B1 (ko) 2003-12-31 2003-12-31 금속 패턴 상에 연결되는 콘택 형성 방법

Publications (2)

Publication Number Publication Date
KR20050069637A KR20050069637A (ko) 2005-07-05
KR100571394B1 true KR100571394B1 (ko) 2006-04-14

Family

ID=37260009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030101901A KR100571394B1 (ko) 2003-12-31 2003-12-31 금속 패턴 상에 연결되는 콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR100571394B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101082607B1 (ko) 2009-10-16 2011-11-10 엘지이노텍 주식회사 터치패널용 면상 부재 및 그 제조 방법

Also Published As

Publication number Publication date
KR20050069637A (ko) 2005-07-05

Similar Documents

Publication Publication Date Title
KR19980064089A (ko) 다공성 유전체 금속화 방법
JP2009528690A (ja) 誘電材料における金属配線
US6495448B1 (en) Dual damascene process
US8293638B2 (en) Method of fabricating damascene structures
KR100529676B1 (ko) 듀얼 다마신 패턴을 형성하는 방법
TWI232481B (en) Manufacturing method for semiconductor device and the semiconductor device
US7687392B2 (en) Semiconductor device having metal wiring and method for fabricating the same
KR100780680B1 (ko) 반도체 소자의 금속배선 형성방법
KR100571394B1 (ko) 금속 패턴 상에 연결되는 콘택 형성 방법
JPH10116904A (ja) 半導体装置の製造方法
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
TW201705360A (zh) 導體插塞及其製造方法
KR100443148B1 (ko) 반도체소자의 제조방법
KR20060114181A (ko) 반도체 소자의 구리배선 형성방법
US6627537B2 (en) Bit line and manufacturing method thereof
KR100602132B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100812298B1 (ko) 엠아이엠 캐패시터 형성방법
KR100769205B1 (ko) 반도체 소자의 제조방법
KR100642460B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100791707B1 (ko) 반도체 소자의 층간 절연막 평탄화 방법
KR100898438B1 (ko) 반도체 소자 및 이의 제조 방법
US7939855B2 (en) Semiconductor device
KR100668961B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100546296B1 (ko) 금속 브리지를 방지하는 반도체 장치의 금속 배선 제조 방법
KR100259168B1 (ko) 반도체 디바이스의 금속배선 구조 및 그의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee