KR100642460B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 층간 절연막의 상부 표면을 평탄하게 형성하는 과정에서, 화학적 기계적 연마를 실시한 후 층간 절연막 상에 평탄화층으로 절연층을 추가로 형성하여 완전히 평탄화함으로써 비아 형성을 위한 식각 공정시 오버 에치(Over etch) 또는 언더 에치(Undre etch)를 방지하고, 공정 마진을 확보하여 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법
CMP, TEOS, SOG
Description
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1: 반도체 기판 2 : 제 1 층간 절연막
3 : 금속 배선 4a : 제 1 절연층
4b : 제 2 절연층 4c : 제 3 절연층
4d : 제 4 절연층 4 : 제 2 층간 절연막
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 층간 절연막을 평탄하게 형성하는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
현재, 상부 금속 배선과 하부 금속 배선의 층간 절연막은 Fox와 TEOS로 이루어지며, 하부 금속 배선의 패턴에 따라 금속 층간 절연막(Inter-Metal Dielectric; IMD)의 상부 표면의 형태가 결정된다. 이로 인해, 하부 금속 배선이 형성된 영역과 하부 금속 배선이 형성되지 않은 영역에서 금속 층간 절연막의 높이가 달라진다. 동일한 층간 절연막 절연막에서 높이의 차이가 발생하면 후속 공정인 비아 형성 공정에서 비아 영역을 정의하는데 난이도가 높아진다. 공정의 난이도를 낮추기 위하여 화학적 기계적 연마(CMP)를 실시한다. 그러나, CMP 후에도 층간 절연막의 높이는 영역별로 최고 2000Å 정도 차이가 발생하게 되며, 이로 인하여 비아를 형성하기 위한 식각 공정에서 과도 식각이 발생하게 되어 하부 금속 배선의 불량을 유발할 수 있다. 과도 식각을 방지하기 위하여 목표 식각 두께를 낮게 설정하면 비아가 완전히 형성되지 않아 배선의 불량을 유발한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 층간 절연막 상에 절연층을 추가로 형성하여 완전히 평탄화함으로써 후속 공정에서 과도 식각을 방지하여 비아 형성 공정의 난이도를 낮추고, 공정 마진을 확보하여 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은 소정의 공정을 실시하여 소정의 패턴이 형성된 반도체 기판이 제공되는 단계, 반도체 기판 상에 제 1 절연층 및 제 2 절연층을 순차적으로 형성하는 단계, 화학적 기계적 연마를 실시하여 제 2 절연층 상부를 평탄화하는 단계, 제 2 절연층 상에 제 1 평탄화층으로 제 3 절연층을 형성하는 단계 및 제 3 절연층 상에 제 2 평탄화층으로 제 4 절연층을 형성하여 제 1 내지 제 4 절연층으로 이루어진 층간 절연막을 형성하는 단계로 이루어진다.
제 1 절연층은 4000 내지 5000Å의 두께로 형성하며, 이상적으로는 4500Å의 두께로 형성한다. 제 2 절연층은 14000 내지 16000Å의 두께로 형성하며, 이상적으로는 15000Å의 두께로 형성하되 TEOS 산화막으로 형성한다. 제 3 절연층은 1900 내지 2100Å의 두께로 형성하며, 이상적으로는 2000Å의 두께로 형성하되 표면 확산이 가능한 물질로 형성하거나 그 중에서 SOG막으로 형성한다. 제 4 절연층은 TEOS 산화막을 100 내지 200Å의 두께로 증착하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 층간 절연막(2)을 형성한 후 소정의 패턴으로 금속 배선(3)을 형성한다. 이후 상부 요소와 금속 배선(3)간의 절연을 위하여 제 1 절연층(4a) 및 제 2 절연층(4b)을 순차적으로 형성한다. 제 2 절연층(4b)의 상부에는 하부 요소인 금속 배선(3)의 유무에 따라 굴곡이 형성된다. 이러한, 굴곡은 금속 배선(3)의 형성 두께에 따라 더욱 심하게 발생한다.
제 1 절연층(4a)은 일반적인 산화막으로 형성하며, 제 2 절연층(4b)은 TEOS 산화막으로 형성한다. 이때, 제 1 절연층(4a)은 4000 내지 5000Å의 두께로 형성하며, 이상적으로는 4500Å의 두께로 형성한다. 또한, 제 2 절연층(4b)은 14000 내지 16000Å의 두께로 형성하며, 이상적으로는 15000Å의 두께로 형성한다.
도 1b를 참조하면, 화학적 기계적 연마(CMP)를 실시하여 제 2 절연층(4b) 상부에 발생한 굴곡을 평탄화 한다.
그러나, 금속 배선(3) 간의 간격이 좁은 영역에서는 제 2 절연층(4b)의 상부에서 굴곡이나 경사각이 더 심하게 발생하기 때문에 화학적 기계적 연마에 의한 평탄화가 균일하게 이루어지지 않아 제 2 절연층(4b)의 높이가 약 2000Å 정도의 차이가 발생한다. 이러한 상태에서는 비아 영역을 정의하는데 어려움 있고, 비아를 형성하여도 오버 에치(Over etch)나 언더 에치(Under etch)가 발생하여 불량이 발생할 수 있다.
도 1c를 참조하면, 제 2 절연층(4b) 상에 제 3 절연층(4c) 및 제 4 절연층(4d)을 순차적으로 형성하여 굴곡에 따른 높이 차이를 보상함으로써 제 1 내지 제 4 절연층(4a 내지 4d)으로 이루어져 높이의 차이가 거의 없는 제 2 층간 절 연막(4)을 형성한다.
제 3 절연층(4c)은 표면 확산(Surface diffuse)이 가능한 물질로 형성하며, 예를 들어, SOG(Spin On Glass)를 이용해 형성한다. 제 4 절연층(4d)은 TEOS 산화막으로 형성한다. 이때, 제 3 절연층(4c)은 1900 내지 2100Å의 두께로 형성하며, 이상적으로는 2000Å의 두께로 형성한다. 또한, 제 4 절연층(4d)은 100 내지 200Å의 두께로 형성한다.
상술한 바와 같이, 본 발명은 제 1 내지 제 4 절연층으로 평탄하면서 높이가 일정한 층간 절연막을 형성함으로써 비아 영역을 용이하게 정의하며, 비아 형성을 위한 식각 공정시 오버 에치나 언더 에치가 발생하는 것을 방지하여 공정의 난이도를 낮추면서 공정 마진을 확보하여 공정의 신뢰성을 향상시키는 효과가 있다.
Claims (5)
- 소정의 공정을 실시하여 소정의 패턴이 형성된 반도체 기판이 제공되는 단계;상기 반도체 기판 상에 제 1 절연층 및 제 2 절연층을 순차적으로 형성하는 단계;화학적 기계적 연마를 실시하여 상기 제 2 절연층 상부를 평탄화하는 단계;상기 제 2 절연층 상에 제 1 평탄화층으로 제 3 절연층을 형성하는 단계 및상기 제 3 절연층 상에 제 2 평탄화층으로 제 4 절연층을 형성하여 상기 제 1 내지 제 4 절연층으로 이루어진 층간 절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연층은 4000 내지 5000Å의 두께로 형성하며, 이상적으로는 4500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연층은 14000 내지 16000Å의 두께로 형성하며, 이상적으로는 15000Å의 두께로 형성하되 TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 제 3 절연층은 1900 내지 2100Å의 두께로 형성하며, 이상적으로는 2000Å의 두께로 형성하되 표면 확산이 가능한 물질로 형성하거나 그 중에서 SOG막으로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 제 4 절연층은 TEOS 산화막을 100 내지 200Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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