KR100769205B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 금속간 절연막(IMD : Inter-Metal Dielectric)의 캐패시턴스(Capacitance)를 줄이기 위한 반도체 소자의 제조방법에 관한 것으로, 절연 기판상에 복수개의 금속 배선을 형성하는 단계와, 상기 금속 배선간 공간의 저부에서 진공의 제 1 보이드를 갖는 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 상기 금속 배선의 상면보다 낮은 위치의 금속 배선간 공간에 진공의 제 2 보이드를 갖는 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막상에 캡핑막을 형성하는 단계를 포함하여 형성한다.
금속간 절연막(IMD), 보이드(Void)

Description

반도체 소자의 제조방법{Method for Fabricating of Semiconductor Device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
11 : 절연 기판 12 : 금속 배선
13 : 제 1 보이드 14 : 제 1 FSG막
15 : 제 2 보이드 16 : 제 2 FSG막
17 : 캡핑막
본 발명은 반도체 소자에 관한 것으로 특히, 금속간 절연막(IMD : Inter Metal Dielectric)의 캐패시턴스(Capacitance)를 감소시키어 소자 동작 속도를 개선하기 위한 반도체 소자의 제조방법에 관한 것이다.
최근, 디바이스(Device)의 사이즈(Size)가 작아지면서 RC 딜레이(Delay)를 줄이고자 금속간 절연막으로 사용되는 산화막으로 유전율이 낮은 물질을 이용하고 있다.
통상적으로, 상기 금속간 절연막으로 유전율이 3.7인 CVD(Chemical Vapor Deposition) 계열의 FSG(Fluorinate Silica Glass)를 가장 많이 이용하고 있다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 금속간 절연막으로 유전율이 낮은 절연 물질을 사용하더라도 캐패시턴스를 줄이는데 한계를 가지므로 RC 딜레이(Delay)를 감소시키기 어려워 소자 동작 속도가 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 금속간 절연막의 캐패시턴스를 줄이어 소자 동작 속도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 절연 기판상에 복수개의 금속 배선을 형성하는 단계와, 상기 금속 배선간 공간의 저부에서 진공의 제 1 보이드를 갖는 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 상기 금속 배선의 상면보다 낮은 위치의 금속 배선간 공간에 진공의 제 2 보이드를 갖는 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막상에 캡핑막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 반도체 소자의 제조 방법은 우선, 도 1a에 도시된 바와 같이 절연 기판(11)상에 복수개의 금속 배선(12)을 형성한다.
이때, 상기 금속 배선(12)은 소자 집적도가 증가함에 따라서 종횡비(Aspect Ratio)가 증가하게 되며, 그들 사이의 간격은 좁아지게 된다.
이어, 도 1b에 도시된 바와 같이, 수 mTorr의 진공에 가까운 분위기로 HDP CVD(High Density Plasma Chemical Vapor Deposition) 증착 공정을 실시하여 상기 금속 배선(12) 사이의 공간 하부에서 제 1 보이드(13)를 갖는 제 1 FSG(Fluorinate Silica Glass)막(14)을 형성한다.
이때, 상기 제 1 FSG막(14)은 유전율을 낮추기 위해 일반적인 USG(Undoped Silicate Glass)에 플루오르(F)를 첨가하여 유전율을 3.7로 낮춘 FSG 물질이며, 상기 제 1 FSG막(14) 내부의 상기 제 1 보이드(13)는 수 mTorr의 진공에 가까운 분위기에서 형성되어 유전율이 거의 1에 가까운 값을 갖기 때문에, 상기 제 1 보이드(13)를 포함하는 제 1 FSG막(14)의 유전율은 더욱더 낮아지게 된다.
그리고, 상기 제 1 보이드(13)는 진공에 가까운 분위기에서 형성되므로 이후 열처리 공정을 거치더라도 팽창을 통해 터지지 않게 된다.
이어, 도 1c에 도시된 바와 같이, 수 mTorr의 진공에 가까운 분위기의 HDP CVD 공정으로 상기 금속 배선(12) 사이에서 제 2 보이드(15)를 갖는 제 2 FSG막(16)을 형성한다.
이때, 상기 제 2 보이드(15)는 상기 금속 배선(12)의 상면보다 낮게 되도록 컨트롤(Control)하여 이후의 CMP(Chemical Mechanical Polishing) 공정으로 상기 제 2 보이드(15)가 노출되지 않도록 한다.
상기 제 2 FSG막(16)도 상기 제 1 FSG막(14)과 동일한 이유로 유전율이 낮아지게 된다.
이어, 도 1d에 도시된 바와 같이, 상기 제 2 FSG막(16)상에 소정 두께의 캡핑막(17)을 형성한다.
여기서, 상기 캡핑막(17)으로는 FSG 및 기타 옥사이드계 물질을 이용하여 형성한다.
이때, 상기 캡핑막(17)을 상기 제 2 FSG막(16)의 증착 공정에서 사용한 장비와 동일 장비를 이용하여 인-시튜(In-Situ)로 진행하면, 증착 시간을 줄이고 장비 투자비용을 줄일 수 있는 장점이 있으나, 장비가 여의치 않을 경우에는 다른 증착 장비를 이용하여 형성하여도 무방하다.
상기와 같은 본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 금속 배선 사이의 절연막에 진공의 보이드를 형성하여 금속 배선 사이 절연막의 유전율을 감소시킬 수 있으므로 금속 배선간의 캐패시턴스를 줄일 수 있다.
둘째, 보이드를 2번의 증착 공정을 통해 2중으로 형성하므로 금속 배선 높이 하부로의 보이드 형성 제어가 용이하다.
셋째, 금속 배선간의 캐패시턴스를 줄이어 RC 딜레이를 감소시킬 수 있으므 로 소자의 동작 속도를 향상시킬 수 있다.

Claims (3)

  1. 절연 기판상에 복수개의 금속 배선을 형성하는 단계;
    상기 금속 배선간 공간의 저부에서 진공의 제 1 보이드를 갖는 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막상에 상기 금속 배선의 상면보다 낮은 위치의 금속 배선간 공간에 진공의 제 2 보이드를 갖는 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막상에 캡핑막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서, 상기 제 1, 2 절연막은 FSG(Fluorinate Silica Glass)막으로, 수 mTorr에서 HDP CVD(High Density Plasma Chemical Vapor Deposition) 공정을 통해 형성함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 캡핑막은 상기 제 2 절연막과 동일 증착 장비를 이용한 인-시튜(In-situ) 공정으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
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