KR100637965B1 - Ｆｓｇ 절연막을 이용한 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명의 플루오르가 도핑된 실리카글라스(FSG) 절연막을 이용한 반도체 소자의 금속 배선 형성 방법은, 반도체 기판상의 절연막 위에 하부 금속막을 형성하는 단계와, 하부 금속막의 측벽에 금속 산화막을 형성하는 단계와, 하부 금속막 및 금속 산화막을 덮는 장벽 절연막을 형성하는 단계와, 장벽 절연막 위에 플루오르가 도핑된 실리카글라스 절연막을 형성하는 단계와, 플루오르가 도핑된 실리카글라스 절연막을 관통하여 하부 금속막과 연결되는 비아 컨택을 형성하는 단계와, 그리고 비아 컨택과 전기적으로 연결되는 상부 금속막을 형성하는 단계를 포함한다.
금속 배선, FSG 절연막, 플루오르, 라이너 산화막
Description
도 1 내지 도 4는 종래의 FSG 절연막을 이용한 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 9는 본 발명에 따른 FSG 절연막을 이용한 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 FSG 절연막을 이용한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
예컨대 모스(MOS; Metal Oxide Semiconductor) 트랜지스터와 같은 반도체 소자의 금속 배선을 형성하는데 있어서, 금속간절연(IMD; Inter-Metal Dielectric)막으로서 도핑되지 않은 실리카글라스(Undoped Silica Glass; 이하 USG) 절연막 또는 플루오르가 도핑된 실리카글라스(Fluorine Doped Silica Glass; 이하 FSG) 절연막이 주로 사용된다. 이 중에서 낮은 유전율(low-k)을 갖는 FSG 절연막은 빠른 동작속도를 얻을 수 있는 등의 장점을 제공한다. 그러나 FSG 절연막은 활성원소인 플루 오르(Fluorine)를 포함하고 있으므로 플루오르와 다른 물질 사이의 원하지 않는 반응을 발생시킬 수 있다는 문제가 있다. 이를 도면을 참조하면서 구체적으로 설명하면 다음과 같다.
도 1 내지 도 4는 종래의 FSG 절연막을 이용한 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100) 위의 절연막(110) 위에 하부 금속막(120)을 형성한다. 하부 금속막(120)은, 도면에 나타내지는 않았지만, 하부의 다른 도전성 막과 전기적으로 연결된다. 모스 트랜지스터의 경우 게이트 도전막과 연결될 수도 있고, 반도체 기판(100)의 불순물 영역과 연결될 수도 있다.
다음에 도 2를 참조하면, 절연막(110) 및 하부 금속막(120) 위에 라이너 산화막(130)을 형성한다. 이 라이너 산화막(130)은 화학기상증착(CVD; Chemical Vapor Deposition)법에 의해 대략 800Å의 두께로 형성한다.
다음에 도 3을 참조하면, 라이너 산화막(130) 위에 금속간절연막으로서 FSG 절연막(140)을 형성한다. 이 FSG 절연막(140)도 화학기상증착법으로 형성할 수 있다. 다음에 FSG 절연막(140) 위에 USG 절연막(150)을 형성한다.
다음에 도 4를 참조하면, USG 절연막(150), FSG 절연막(140) 및 라이너 산화막(130)을 관통하여 하부 금속막(120)의 상부 일부 표면을 노출시키는 비아홀(via hole)(160)을 형성한다. 그리고 이 비아홀(160) 내부를, 예컨대 텅스텐(W)막으로 채워 비아 컨택(170)을 형성한다. 다음에 USG 절연막(150) 위에서 비아 컨택(170)에 전기적으로 연결되도록 상부 금속막(180)을 형성한다.
그런데 이와 같은 종래의 반도체 소자의 금속 배선 형성 방법을 진행하는 과정에서, 라이너 산화막(130)이 균일한 두께로 증착되지 못하고, 하부 금속막(120)의 상면과 측면상에서 서로 다른 두께로 증착된다는 문제가 있다. 즉 하부 금속막(120)의 상면에는 원하는 두께로 증착이 되지만, 하부 금속막(120)의 측면에는 상대적으로 얇은 두께로 증착이 된다. 따라서 하부 금속막(120)의 측면에 있는 라이너 산화막(130)이 장벽층으로서의 기능을 제대로 수행하지 못하고, 그 결과 FSG 절연막(140)에 포함된 플루오르가 하부 금속막(120)의 물질과 원하지 않는 반응을 하게 된다. 예컨대 하부 금속막(120)이 알루미늄막인 경우, 알루미늄과 플루오르가 반응하여 AlF 가스가 발생하여 후속의 비아 컨택(170)을 형성하는 과정에서 불안정성을 야기하여 불량 발생의 원인이 되기도 한다.
본 발명이 이루고자 하는 기술적 과제는 하부 금속막의 금속물질과 FSG 절연막에 포함된 플루오르의 원하지 않는 반응이 억제되도록 할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은,
반도체 기판상의 절연막 위에 하부 금속막을 형성하는 단계;
상기 하부 금속막의 측벽에 금속 산화막을 형성하는 단계;
상기 하부 금속막 및 금속 산화막을 덮는 장벽 절연막을 형성하는 단계;
상기 장벽 절연막 위에 플루오르가 도핑된 실리카글라스 절연막을 형성하는 단계;
상기 플루오르가 도핑된 실리카글라스 절연막을 관통하여 상기 하부 금속막과 연결되는 비아 컨택을 형성하는 단계; 및
상기 비아 컨택과 전기적으로 연결되는 상부 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 금속 산화막은, 상기 하부 금속막이 형성된 결과물에 대해 산소분위기에서의 어닐링을 수행하여 형성할 수 있다.
상기 장벽 절연막은 라이너 산화막으로 형성할 수 있다. 이 경우 상기 라이너 산화막은 화학기상증착법을 사용하여 형성할 수 있다.
본 발명에 있어서, 상기 플루오르가 도핑된 실리카글라스 절연막 위에 도핑되지 않은 실리카글라스 절연막을 형성하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5 내지 도 9는 본 발명에 따른 FSG 절연막을 이용한 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5을 참조하면, 반도체 기판(200) 위의 절연막(210) 위에 하부 금속막(220)을 형성한다. 하부 금속막(220)은, 도면에 나타내지는 않았지만, 하부의 다 른 도전성 막과 전기적으로 연결된다. 모스 트랜지스터의 경우 게이트 도전막과 연결될 수도 있고, 반도체 기판(200)의 불순물 영역과 연결될 수도 있다. 상기 하부 금속막(220)은 알루미늄막으로 형성할 수 있지만, 반드시 이에 한정되는 것은 아니다.
다음에 도 6을 참조하면, 하부 금속막(220)의 측벽에 금속 산화막(300)을 형성한다. 이 금속 산화막(300)은 수소분위기에서의 어닐링 공정을 수행하여 형성할 수 있다. 즉 하부 금속막(220)이 형성된 도 5의 결과물을 퍼니스에 로딩한 후에 산소 분위기에서 어닐링을 수행한다. 경우에 따라서는 질소 분위기에서 산소를 추가하여 어닐링을 수행할 수도 있다. 그러면 도시된 바와 같이 하부 금속막(220)의 측벽에 금속 산화막(300)이 형성된다.
다음에 도 7을 참조하면, 절연막(210), 하부 금속막(220) 및 금속 산화막(300) 위에 라이너 산화막(230)을 형성한다. 이 라이너 산화막(230)은 화학기상증착(CVD; Chemical Vapor Deposition)법에 의해 대략 800Å의 두께로 형성한다. 비록 라이너 산화막(230)이 하부 금속막(220)의 상부면보다 측면, 즉 금속 산화막(300) 상에서 상대적으로 얇은 두께를 가지더라도, 금속 산화막(300)의 존재로 인하여 후속 공정에서 형성되는 FSG 절연막 내의 플루오르가 하부 금속막(200)에 포함되는 금속물질과 반응하는 현상이 억제된다.
다음에 도 8을 참조하면, 라이너 산화막(230) 위에 금속간절연막으로서 FSG 절연막(240)을 형성한다. 이 FSG 절연막(240)도 화학기상증착법으로 형성할 수 있다. 다음에 FSG 절연막(240) 위에 USG 절연막(250)을 형성한다. FSG 절연막(240)과 USG 절연막(250)은 금속간절연막으로서 기능한다. 경우에 따라서 USG 절연막(250)을 생략할 수도 있고, 다른 절연막이 더 추가될 수도 있다.
다음에 도 9를 참조하면, USG 절연막(250), FSG 절연막(240) 및 라이너 산화막(230)을 관통하여 하부 금속막(220)의 상부 일부 표면을 노출시키는 비아홀(via hole)(260)을 형성한다. 상기 비아홀(260)을 형성하기 위하여 USG 절연막(250) 위에 마스크막 패턴(미도시)을 형성하고, 이 마스크막 패턴을 식각마스크로 한 식각공정을 하부 금속막(220)의 상부 표면이 노출되도록 수행한다. 상기 비아홀(260)을 형성한 후에는, 이 비아홀(260) 내부를, 예컨대 텅스텐(W)막으로 채워 비아 컨택(270)을 형성한다. 다음에 USG 절연막(250) 위에서 비아 컨택(270)에 전기적으로 연결되도록 상부 금속막(280)을 형성하여 금속 배선을 완성시킨다. 경우에 따라서 다층 배선 구조를 형성하기 위하여 위와 같은 방법이 반복적으로 수행될 수도 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 의하면, 라이너 산화막을 형성하기 전에 산소 분위기에서의 어닐링을 수행하여 하부 금속막의 측벽에 금속 산화막을 형성함으로써, 라이너 산화막이 하부 금속막의 측면에서 얇은 두께로 형성되더라도 FSG 절연막의 플루오르와 하부 금속막의 금속물질 사이의 원하지 않는 반응을 방지할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상 의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (5)
- 반도체 기판상의 절연막 위에 하부 금속막을 형성하는 단계;상기 하부 금속막의 측벽에 금속 산화막을 형성하는 단계;상기 하부 금속막 및 금속 산화막을 덮는 장벽 절연막을 형성하는 단계;상기 장벽 절연막 위에 플루오르가 도핑된 실리카글라스 절연막을 형성하는 단계;상기 플루오르가 도핑된 실리카글라스 절연막 및 상기 장벽 절연막을 관통하여 상기 하부 금속막과 연결되는 비아 컨택을 형성하는 단계; 및상기 비아 컨택과 전기적으로 연결되는 상부 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 금속 산화막은, 상기 하부 금속막이 형성된 결과물에 대해 산소분위기에서 어닐링을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 장벽 절연막은 라이너 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 3항에 있어서,상기 라이너 산화막은 화학기상증착법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 플루오르가 도핑된 실리카글라스 절연막 위에 도핑되지 않은 실리카글라스 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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- 2005-12-22 US US11/313,698 patent/US7413972B2/en not_active Expired - Fee Related
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