KR20040002188A - 반도체 소자의 금속배선 형성방법 - Google Patents
반도체 소자의 금속배선 형성방법 Download PDFInfo
- Publication number
- KR20040002188A KR20040002188A KR1020020037633A KR20020037633A KR20040002188A KR 20040002188 A KR20040002188 A KR 20040002188A KR 1020020037633 A KR1020020037633 A KR 1020020037633A KR 20020037633 A KR20020037633 A KR 20020037633A KR 20040002188 A KR20040002188 A KR 20040002188A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- aluminum
- barrier
- forming
- Prior art date
Links
Classifications
-
- A—HUMAN NECESSITIES
- A63—SPORTS; GAMES; AMUSEMENTS
- A63B—APPARATUS FOR PHYSICAL TRAINING, GYMNASTICS, SWIMMING, CLIMBING, OR FENCING; BALL GAMES; TRAINING EQUIPMENT
- A63B63/00—Targets or goals for ball games
- A63B63/004—Goals of the type used for football, handball, hockey or the like
-
- A—HUMAN NECESSITIES
- A63—SPORTS; GAMES; AMUSEMENTS
- A63B—APPARATUS FOR PHYSICAL TRAINING, GYMNASTICS, SWIMMING, CLIMBING, OR FENCING; BALL GAMES; TRAINING EQUIPMENT
- A63B63/00—Targets or goals for ball games
- A63B2063/002—Targets or goals for ball games variable in size
-
- A—HUMAN NECESSITIES
- A63—SPORTS; GAMES; AMUSEMENTS
- A63B—APPARATUS FOR PHYSICAL TRAINING, GYMNASTICS, SWIMMING, CLIMBING, OR FENCING; BALL GAMES; TRAINING EQUIPMENT
- A63B2210/00—Space saving
- A63B2210/50—Size reducing arrangements for stowing or transport
Landscapes
- Health & Medical Sciences (AREA)
- General Health & Medical Sciences (AREA)
- Physical Education & Sports Medicine (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는, 3층 구조의 금속배선을 형성함에 있어서의 계면 반응에 의한 결함 발생을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 금속배선 형성방법은, 소정의 하지층이 형성된 실리콘 기판 상에 콘택플러그를 구비한 층간절연막을 형성하는 단계; 상기 콘택플러그를 포함한 층간절연막 상에 베리어막을 형성하는 단계; 상기 베리어막의 표면을 1차 플라즈마처리하여 상기 베리어막상의 표면에 Ti-O-N층을 형성하는 단계; 표면에 Ti-O-N층을 구비한 상기 베리어막 상에 알루미늄막을 형성하는 단계; 상기 알루미늄막의 표면을 2차 플라즈마처리하여 상기 알루미늄막 상에 Al2O3박막을 형성하는 단계; 및 상기 Al2O3박막 상에 반사방지막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는, 3층 구조의 금속배선을 형성함에 있어서의 계면 반응에 의한 결함 발생을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
주지된 바와 같이, 금속배선의 재료로서는 전기 전도도가 매우 우수한 알루미늄(Al)막 또는 그의 합금이 주로 이용되어 왔다. 그런데, 반도체 소자의 집적도향상에 기인해서 전기적 연결 통로를 제공하는 콘택홀의 크기 감소에 따라, 알루미늄으로는 미세 크기의 콘택홀을 완전 매립시키는 것이 어렵게 되었고, 심한 경우, 오픈 불량이 발생하기도 한다.
따라서, 이러한 콘택홀 매립의 문제를 해결하기 위해, 종래에는 매립 특성이 우수한 금속막, 예컨데, 텅스텐막으로 콘택홀을 완전 매립시켜, 이것을 텅스텐 플러그로 이용하는 기술, 즉, 하지층과 금속배선간의 전기적 연결 수단으로 이용하는 기술이 수행되고 있다.
이하, 텅스텐 플러그 형성 기술을 이용한 종래의 금속배선 공정을 간략하게 설명하면 다음과 같다.
먼저, 소정의 하지층이 형성된 실리콘 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 식각하여 하지층을 노출시키는 콘택홀을 형성한다.
그런다음, 상기 콘택홀을 매립시키도록 층간절연막 상에 텅스텐막을 증착하고, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 상기 텅스텐막을 연마하여 콘택홀 내에 텅스텐 플러그를 형성한다.
이어서, 상기 텅스텐 플러그를 포함한 층간절연막 상에 알루미늄막을 증착한 후, 이를 패터닝하여 알루미늄 금속배선을 형성한다.
여기서, 상기 알루미늄 금속배선은 그 형성시의 공정 마진 및 그 신뢰성 확보를 위해, 통상, 알루미늄막의 하부에는 Ti, TiN 또는 Ti/TiN의 베리어막을, 그리고, 알루미늄막의 상부에는 Ti, TiN 또는 Ti/TiN의 반사방지막을 배치시켜 베리어막/알루미늄막/반사방지막의 3층 구조로 형성해준다.
그러나, 종래 기술에 따라 형성된 베리어막/알루미늄막/반사방지막의 3층 구조로 이루어진 알루미늄 금속배선은 베리어막과 알루미늄막 및 알루미늄막과 반사방지막간의 반응으로 인해 배선 저항이 증가될 뿐만 아니라, 전자 이동(Electro-Migration) 특성이 저하되는 문제점이 있다.
자세하게, 상기 3층 구조의 알루미늄 금속배선을 형성함에 있어서, 일반적으로 알루미늄막은 베리어막의 증착 후에 진공의 해제없이 인-시튜(inx-situ)로 증착하며, 확산방지막은 공정 마진 등을 고려하여 진공의 해제후 익스-시튜(ex-situ)로 증착한다.
그런데, 이와 같이 베리어막, 알루미늄막 및 확산방지막을 증착하게 되면, 후속 공정에 의한 써멀 버짓(thermal budget)으로 인해 상기 베리어막과 알루미늄막의 계면에서 Al과 TiN 또는 Al과 Ti 사이에서 반응이 일어나 비저항이 높은 금속 화합물(Intermetallic compound)이 형성된다.
이렇게 불균일하게 형성된 금속 화합물은 알루미늄막의 비저항을 낮추는 요인이 되기 때문에, 전체 알루미늄 금속배선에서의 배선 저항이 대략 20% 정도 증가될 뿐만 아니라, 이러한 금속 화합물이 국부적으로 형성되는 것과 관련해서, 커런트의 집중(current crowding) 등이 유발되어 전자-이동 특성의 열화가 야기된다.
여기서, Al과 TiN 또는 Al과 Ti간의 반응은 알루미늄막과 확산방지막 사이 보다 베리어막과 알루미늄막 사이에서 더 활발히 일어나는데, 이것은 알루미늄막의 증착 후의 진공 해제로 인해 알루미늄막 표면이 산화되어 Ti 반응물과 반응할 수있는 Al 반응물이 피닝(pining)되어 있기 때문이다.
또한, 상기 Al과 TiN 또는 Al과 Ti간의 반응에 의한 금속 화합물의 형성이 텅스텐 플러그 상에 집중되는 경우, 상기 텅스텐 플러그 내부로의 커런트 집중을 더욱 증가시켜 비아 전자-이동 특성도 열화된다.
결국, 상기한 배선 저항 증가 및 전자-이동 특성의 저하 현상은 소자가 미세화됨에 따라 더욱 가속화될 것으로 예상되는 바, 응답시간지연(RC time delay)의 증가에 따른 소자 성능 및 신뢰성 측면에서 치명적인 문제가 될 수 있다.
한편, 종래에는 알루미늄막과 확산방지막의 증착 방식과 같이 베리어막과 알루미늄막의 증착을 익스-시튜로 진행하여 상기 베리어막의 표면에 자연 산화막 (native oxide)이 형성되도록 하고, 이를 통해, 베리어막과 알루미늄막간의 계면 반응을 억제시키기도 하지만, 다공성(porous)의 Ti 자연 산화막의 특성상 균일한 생성을 유도할 수 없으며, 이로 인해, 베리어막과 알루미늄막간의 완전한 반응을 억제할 수 없다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 베리어막과 알루미늄막 및 상기 알루미늄막과 반사방지막간의 계면 반응에 의한 결함 발생을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정별 단면도.
-도면의 주요부분에 대한 부호의 설명-
1 : 실리콘 기판 2 : 층간절연막
3 : 콘택플러그 4 : 베리어막
4a : Ti-O-N층 5 : 알루미늄막
6 : Al2O3박막 7 : 반사방지막
상기와 같은 목적을 달성하기 위한 반도체 소자의 금속배선 형성방법은, 소정의 하지층이 형성된 실리콘 기판 상에 콘택플러그를 구비한 층간절연막을 형성하는 단계; 상기 콘택플러그를 포함한 층간절연막 상에 베리어막을 형성하는 단계; 상기 베리어막의 표면을 1차 플라즈마처리하여 상기 베리어막상의 표면에 Ti-O-N층을 형성하는 단계; 표면에 Ti-O-N층을 구비한 상기 베리어막 상에 알루미늄막을 형성하는 단계;상기 알루미늄막의 표면을 2차 플라즈마처리하여 상기 알루미늄막 상에 Al2O3박막을 형성하는 단계; 및 상기 Al2O3박막 상에 반사방지막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법으로써, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소정의 하지층이 형성된 실리콘 기판(1) 상에 층간절연막 (2)을 형성한다. 이어서, 상기 층간절연막(2) 상에 콘택홀 영역을 한정하는 감광막 패턴을 형성한후 상기 감광막 패턴을 이용하여 기판이 노출되도록 층간절연막(2)을 식각하여 콘택홀을 형성한다.
다음으로, 상기 감광막 패턴을 제거하고 Ti/TiN의 확산방지막을 콘택홀 및 층간절연막(2) 상에 증착한다. 이어, 상기 콘택홀을 완전히 매립하도록 상기 확산방지막 상에 금속막을 형성하고, 상기 층간절연막이 노출되도록 상기 금속막을 연마하여 텅스텐 플러그(3)를 형성한다.
다음으로, 상기 콘택플러그(3)를 포함한 층간절연막(2) 상에 Ti, TiN, Ti/TiN 으로 이루어진 베리어막(4)을 형성한다.
도 1b를 참조하면, 상기 베리어막(4)을 인시튜로 Ar, N2, O2분위기에서 플라즈마처리한다. 여기서, 기판에 바이이어스를 인가하여 인시튜로 플라즈마처리시에 발생하는 이온 충격(Ionbombardment) 효과를 이용하면 상기 베리어막(4)의 표면이 비정질화되어 베리어막(4)과 알루미늄막에서의 반응물의 확산을 방지한다.
이때, 상기 베리어막(2)상의 표면의 입계를 산소 주입(Oxygen stuffing)으로 처리하여 Ti-O-N층으로 변환한다. 여기서, 상기 Ti-O-N층(4a)은 결합력이 강하고, 열적 분해(Thermal decomposition)가 이루어지지 않을 뿐만 아니라 반응물의 확산을 막는 기능을 가진다.
도 1c를 참조하면, 상기 베리어막(4) 상에 알루미늄막(5)을 형성한후 상기 알루미늄막(5)을 인시튜로 Ar, H2,O2분위기에서 기판에 바이어스를 인가하여 플라즈마 처리하여, 상기 알루미늄막(5) 상에 Al2O3박막(6)을 20∼50Å, 보다 바람직하게는 30Å 정도의 두께로 형성한다.
여기서, 상기 플라즈마 처리에서, 상기 베리어막(4)에 실행되어진 플라즈마 처리 공정과는 달리, N2기체를 사용하지 않는데, 이는 알루미늄막(5)에서의 AlN 이 치밀하지 않기 때문이다.
도 1d를 참조하면, 상기 Al2O3(6) 박막 상에 TiN, Ti/TiN로 이루어진 반사방지막(7)을 형성한다. 이때, 상기 Al2O3박막은 알루미늄막과 반사방지막과의 반응을억제하는 기능을 하므로, 상기 알루미늄막과 반사방지막 사이에는 별도의 절연막의 층착 공정을 필요로 하지 않는다.
전술한 본 발명의 실시예에 있어서, 본 발명은 베리어막에 플라즈마처리를 하여 Ti-O-N층을 형성하고, 알루미늄막 상에 플라즈마처리를 하여 Al2O3박막을 형성하므로, 배리어막과 알루미늄막 및 알루미늄막과 반사막 계면에서의 반응을 방지한다.
이상에서와 같이, 본 발명은 베리어막과 알루미늄막 및 알루미늄막과 반사방지막 계면에서의 반응을 억제하므로, 금속배선의 추가적인 저항 증가를 억제 할 수 있고, 금속배선 내에 불균일하게 발생할 수 있는 반응물들의 발생을 방지하여 금속배선의 전자 이동도 특성을 개선 할 수 있다.
따라서, 본 발명은 응답지연시간(RC Time Delay)를 감소시킬 수 있어 반도체 소자의 동작 속도를 향상시키며 소자의 신뢰성을 향상시킬수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.
Claims (9)
- 소정의 하지층이 형성된 실리콘 기판 상에 콘택플러그를 구비한 층간절연막을 형성하는 단계;상기 콘택플러그를 포함한 층간절연막 상에 베리어막을 형성하는 단계;상기 베리어막의 표면을 1차 플라즈마처리하여 상기 베리어막상의 표면에 Ti-O-N층을 형성하는 단계;표면에 Ti-O-N층을 구비한 상기 베리어막 상에 알루미늄막을 형성하는 단계;상기 알루미늄막의 표면을 2차 플라즈마처리하여 상기 알루미늄막 상에 Al2O3박막을 형성하는 단계; 및상기 Al2O3박막 상에 반사방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 베리어막의 표면을 플라즈마처리하는 단계에서, 기판에 바이어스를 인가하여 상기 베리어막의 표면을 비정질화 시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 알루미늄막의 표면을 플라즈마처리하는 단계에서, 기판에 바이어스를 인가하여 상기 알루미늄막의 표면을 비정질화 시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 Al2O3박막은 20∼50Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 알루미늄막 표면을 플라즈마 처리하는 단계와 상기 반사방지막을 형성하는 단계에서, 인시튜(in-situ)로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 배리어막은 Ti, TiN 및 Ti/TiN으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 1차 플라즈마는 Ar, N2및 O2가스로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 2차 플라즈마는 Ar,O2및 H2가스로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 반사방지막은 Ti/TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037633A KR100871358B1 (ko) | 2002-06-29 | 2002-06-29 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037633A KR100871358B1 (ko) | 2002-06-29 | 2002-06-29 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040002188A true KR20040002188A (ko) | 2004-01-07 |
| KR100871358B1 KR100871358B1 (ko) | 2008-12-02 |
Family
ID=37313894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020037633A KR100871358B1 (ko) | 2002-06-29 | 2002-06-29 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100871358B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866677B1 (ko) * | 2006-12-28 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 반도체장치 및 그의 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321715B1 (ko) * | 1998-10-13 | 2002-03-08 | 박종섭 | 알루미늄질화막을확산방지막으로사용한반도체소자제조방법및그를이용한캐패시터하부전극형성방법 |
| JP2001077193A (ja) * | 1999-08-31 | 2001-03-23 | Matsushita Electronics Industry Corp | コンタクトの形成方法 |
| US6376353B1 (en) * | 2000-07-03 | 2002-04-23 | Chartered Semiconductor Manufacturing Ltd. | Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects |
| KR100390834B1 (ko) * | 2000-12-26 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
-
2002
- 2002-06-29 KR KR1020020037633A patent/KR100871358B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866677B1 (ko) * | 2006-12-28 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 반도체장치 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100871358B1 (ko) | 2008-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7393780B2 (en) | Dual layer barrier film techniques to prevent resist poisoning | |
| US7125792B2 (en) | Dual damascene structure and method | |
| KR100475931B1 (ko) | 반도체 소자의 다층 배선 형성방법 | |
| US7319071B2 (en) | Methods for forming a metallic damascene structure | |
| KR100652334B1 (ko) | 캡층을 갖는 반도체 상호연결 구조물 상에 금속층을피착하는 방법 | |
| US20060258160A1 (en) | Method of manufacturing semiconductor device | |
| US20040229452A1 (en) | Densifying a relatively porous material | |
| US20050064701A1 (en) | Formation of low resistance via contacts in interconnect structures | |
| JP2006049896A (ja) | ハイパフォーマンスメタライゼーションキャップ層 | |
| JP5201326B2 (ja) | 多層配線の製造方法 | |
| KR100871358B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20220037474A (ko) | 에칭 프로파일을 제어하기 위해 초박형 루테늄 금속 하드 마스크를 사용하는 방법 | |
| JP2004522315A (ja) | 半導体構造 | |
| US7214608B2 (en) | Interlevel dielectric layer and metal layer sealing | |
| JP4380414B2 (ja) | 半導体装置の製造方法 | |
| JP2009117673A (ja) | 半導体装置およびその製造方法 | |
| KR20030003331A (ko) | 반도체 소자의 구리 배선 형성 방법 | |
| KR20000048042A (ko) | 알루미늄 배선과 반도체 장치 및 그 제조방법 | |
| JP2006049534A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US7601633B2 (en) | Semiconductor device and method for fabricating the same | |
| US20190043755A1 (en) | Process for producing connections to an electronic chip | |
| JP4499487B2 (ja) | 半導体装置の製造方法 | |
| KR20050064661A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP2005340604A (ja) | 半導体装置の製造方法 | |
| KR20050093797A (ko) | 로우-ｋ 유전체의 상부에 반사 방지 특성을 갖는 캡층의형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20141020 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20151019 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20161020 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20171020 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20181016 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20191016 Year of fee payment: 12 |