KR20000048042A - 알루미늄 배선과 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치는, 알루미늄 합금막, 상기 알루미늄 합금막위에 형성된 티타늄막, 상기 티타늄막위에 형성된 티타늄 질화막, 및 상기 알루미늄 합금막의 상면을 산화시킴으로써 상기 티타늄막과 상기 알루미늄 합금막사이에 형성된 산화막으로 구성된 알루미늄 배선 구조를 구비한다. 상기 티타늄막과 상기 알루미늄막 사이의 산화막 때문에, 이후의 열처리 단계에서 상기 알루미늄 합금막과 상기 알루미늄 합금막위에 형성된 상기 티타늄막 사이의 반응에 의한 배선의 저항 증가를 억제할 수 있고 이에따라 바람직한 전기적 특성을 갖는 반도체 장치를 제공할 수 있다.

Description

알루미늄 배선과 반도체 장치 및 그 제조방법{ALUMINUM WIRING AND SEMICONDUCTOR DEVICE AND FABRICATION METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 반도체 장치의 금속 배선층 간의 연결 구조 및 상기 연결 구조를 형성하는 방법에 관한 것이다.
일본특개평 평성 7 - 111289 호는, 도 1a 내지 도 1d 에 도시된, 다중층 배선에 사용되는 알루미늄 배선 구조를 설명한다. 도 1a 내지 도 1d 에 도시된 배선 (3) 은, 위에서부터 순서대로 티타늄 질화막 (3e), 알루미늄 합금막 (3c), 티타늄 질화막 (3b) 및 티타늄막 (3a) 의 적층 구조를 취한다. 도 1a 에 도시된 바와같이, 실리콘 산화막 (2) 이 기판 (1) 위에 형성되고 이후 배선 (3) 이 그 위에 형성된다. 이후, 도 1b 에 도시된 바와같이, 실리콘 산화막 (4) 이 웨이퍼의 전체 면위에 절연막으로서 형성되고 알루미늄 합금막 (3c) 의 표면이 노출될 때까지 실리콘 산화막 (4) 및 티타늄 질화막 (3e) 을 에칭함으로써 개구부 (5) 가 형성된다. 이후, 도 1c 에 도시된 바와같이, 티타늄막 및 티타늄 질화막이 웨이퍼의 전체 면위에 순서대로 형성되어 적층막 (6) 을 형성하게 되고, 이후, 개구부 (6) 는 웨이퍼의 전체 면위에 텅스텐 (7) 을 증착함으로써 매입된다. 이후, 도 1d 에 도시된 바와같이, 웨이퍼의 전체 면은 개구부 (5) 에서 텅스텐 (7) 만을 남기고 에칭된다.
배선 구조에서, 하위층으로서 형성된 제 1 배선층 (3) 및 상위층으로서 형성된 제 2 배선층 (3) 은 스루홀 (5) 을 통해 연결된다. 스루홀 (5) 을 열 때, 제 1 배선층 (3) 위의 상위 티타늄 질화막 (3e) 은 에칭되어 알루미늄 합금막 (3c) 의 표면이 노출된다. 이렇게 하는 이유는 높은 저항을 갖는 질화 알루미늄이 티타늄 질화막 (3e) 과 알루미늄 합금막 (3c) 사이의 경계부에서 형성되기 때문이며, 티타늄 질화막 (3e) 이 알루미늄 합금막 (3c) 위에 남아 있다면, 질화 알루미늄도 자연적으로 남아있게 되고, 이에따라 스루홀의 저항이 증가된다.
이러한 질화 알루미늄은, 알루미늄 합금막 (3c) 이 증착된 후 티타늄 질화막 (3e) 이 증착될 때 형성된다. 티타늄 질화막 (3e) 은, 아르곤과 질소의 혼합물인 플라즈마 방전 가스에서 타겟 물질로서 티타늄을 사용한 스퍼터링에 의해 형성된다. 따라서, 티타늄 질화막 (3e) 의 초기 형성 단계에서, 알루미늄 합금막 (3c) 의 표면이 질소 플라즈마에 노출되어, 알루미늄 및 질소가 서로 반응하게 되어, 질화 알루미늄이 발생한다.
반면에, 알루미늄 합금막 (3c) 밑에 티타늄 질화막 (3b) 이 있지만 알루미늄 합금막 (3c) 의 하면에 형성되는 질화 알루미늄은 없다. 이것은 알루미늄 합금막 (3c) 의 하면이 질소 플라즈마에 노출되지 않기 때문이다.
실리콘 산화막 (4), 즉, 층간 절연막을 에칭함으로써 스루홀 (5) 을 열기 위해, CF4, CHF3 또는 C4F8 가스 등이 사용된다. 티타늄 질화막 (3e) 이 이러한 가스에 의해 에칭될 때, 티타늄 질화막 (3e) 의 에칭율은 실리콘 산화막 (4) 의 에칭율의 1/10 만큼 낮기에, 티타늄 질화막의 에칭 시간이 더 늘어나게된다. 또한, 상기 에칭동안 스루홀 (5) 의 측벽위에 증착된 물질 양이 또한 증가되어, 증착된 물질을 제거하기 어렵게 된다.
이러한 문제점을 해결하기 위해, 일본 특개평 평성 7 - 111289 호는 도 2 에 도시된 알루미늄 배선 구조를 설명한다. 도 2 에 도시된 알루미늄 배선 구조는 위로부터 순서대로 티타늄 질화막 (3e), 티타늄막 (3d), 알루미늄 합금막 (3c), 티타늄 질화막 (3b), 및 티타늄막 (3a) 인 적층 구조를 취한다. 즉, 도 2 에 도시된 배선 구조는 티타늄막 (3d) 이 티타늄 질화막 (3e) 및 알루미늄 합금막 (3c) 사이에 있다는 점에서 도 1a 내지 도 1d 에 도시된 구조와 상이하다.
배선 구조에서, 티타늄 질화막 (3e) 은 알루미늄 합금막 (3c) 과 직접 접촉하지 않고, 따라서, 알루미늄 합금막 (3c) 의 표면위에는 높은 저항을 갖는 질화 알루미늄이 없다. 따라서, 스루홀 (5) 의 형성동안 배선 (3') 의 최상위 티타늄 질화막 (3e) 이 에칭되지 않고 그대로 남아있을 때라도 낮은 스루홀 저항을 얻을 수 있다.
그러나, 배선 구조에서, 연속되는 제조 단계에서 400℃ 또는 그 이상의 열 처리가 수행될 때, 배선 (3') 을 구성하는 티타늄막 (3d) 및 알루미늄 합금막 (3c) 은 서로 반응하여 알루미늄과 티타늄으로 구성된 높은 저항의 Al3Ti 가 형성된다. 그 결과, 배선 (3') 의 저항은 증가한다.
본 발명의 목적은 알루미늄 합금막 및 상기 알루미늄 합금막과 접촉하는 금속간의 반응으로 인한 배선 저항 증가를 억제함으로써 바람직한 전기적 특성 및 알루미늄 배선 구조를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 상기 반도체 장치의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 따른 알루미늄 배선에는, 알루미늄 합금막, 상기 알루미늄 합금막위에 형성된 티타늄막, 및 상기 티타늄막의 상면과 접촉하는 질화막이 포함되고 상기 알루미늄 합금막의 상면을 산화시킴으로써 상기 티타늄막과 상기 알루미늄 합금막사이에 형성된 산화막을 더 구비하는 특징이 있다.
티타늄 질화막은 상기 알루미늄 합금막 아래에 형성된다. 또한, 티타늄막은 상기 티타늄 질화막 아래에 형성된다.
본 발명에 따른 반도체 장치는, 반도체 기판위에서 임의층내에 형성된 절연막을 통해 형성되고 제 1 배선을 제 2 배선에 전기적으로 연결하는 도전 접촉 홀을 갖고 제 2 배선으로서 알루미늄 배선이 사용된다는 특징이 있다.
또한, 본 발명에 따른 반도체 장치의 제조방법은, 반도체 기판위에 절연막을 형성하는 단계, 상기 절연막위에 티타늄 질화막을 형성하는 단계, 상기 티타늄 질화막위에 알루미늄 합금막을 형성하는 단계, 상기 알루미늄 합금막의 상면을 산화시키는 단계, 산화된 상면을 갖는 상기 알루미늄 합금막위에 티타늄막을 형성하는 단계, 및 상기 티타늄막위에 티타늄 질화막을 형성하는 단계를 포함한다.
상기한 바와같이, 본 발명의 특징은 알루미늄 합금막의 상면을 산화시킴으로써 상기 알루미늄 합금막과 티타늄막 사이에 산화막을 제공하는데 있다. 이러한 산화막이 존재함으로써, 알루미늄 합금막과 티타늄막 간의 반응을 억제할 수 있고 이에따라 연속되는 단계에서 열 처리가 수행될 때라도 배선 저항 증가를 억제할 수 있다.
도 1a 내지 도 1d 는 종래의 알루미늄 배선의 단면이며, 그 제조 단계를 도시하는 도.
도 2 는 종래의 알루미늄 배선의 구조를 도시하는 도.
도 3 은 본 발명의 실시예에 따른 알루미늄 배선의 단면을 도시하는 도.
도 4a 내지 도 4c 는 알루미늄 배선이 반도체 기판위의 임의층내에 제공된 접촉 플러그용 제 1 배선층으로서 사용되는 경우에 본 발명의 알루미늄 배선의 단면을 도시하는 도.
도면의 주요부분에 대한 부호설명
3e 티타늄 질화막 3c 알루미늄 합금막
3b 티타늄 질화막 3a 티타늄막
2 실리콘 산화막 1 기판
103f 산화막 103e 티타늄 질화막
103d 티타늄막 103c 알루미늄 합금막
103b 티타늄 질화막 103a 티타늄막
102 실리콘 산화막 101 반도체 기판
105 접촉 홀 104 층간 절연막
107a 텅스텐막 107b 텅스텐 플러그
도 3 은 본 발명의 실시예에 따른 알루미늄 배선 (103) 의 단면을 도시한다. 알루미늄 배선 (103) 은 단결정 실리콘 기판과 같은 반도체 기판 (101) 위에 형성된 실리콘 산화막과 같은 절연막 (102) 위에 제공된다. 알루미늄 배선 (103) 의 알루미늄 합금막 (103c) 의 상면은 산화되어 대부분 산화 알루미늄으로 구성된 산화막 (103f) 이 형성되고 티타늄막 (103d) 이 상기 산화막 (103f) 과 접촉되어 형성된다. 또한, 티타늄 질화막 (103e) 은 티타늄막 (103d) 의 상면과 접촉하여 형성된다.
상기한 바와같이, 티타늄막 (103d) 은 알루미늄 합금막 (103c) 의 알루미늄 구성요소와 직접 접촉하지 않기에, 연속되는 단계에서 열 처리가 행해질 때라도 높은 저항을 갖는 Al3가 형성되는 것을 억제할 수 있고 이에따라 배선 저항이 증가되는 것을 방지할 수 있다.
알루미늄 합금막 (103c) 은, 반도체 배선용으로 사용될 수 있는 알루미늄을 주요 성분으로 포함하는 금속막이며, 알루미늄만을 포함할 수도 있고, 구리와 같은 미소량의 다른 금속 및/또는 비금속 원소를 포함하는 것이다.
산화막 (103f) 은 약 400℃ 내지 450℃ 에서 열처리될 때 티타늄과 알루미늄간의 반응을 억제하기에 충분한 두께를 갖고 산화막 (103f) 의 두께는 예를 들어 20Å 내지 50Å 일수도 있다. 이러한 두께의 산화막 (103f) 을 형성하는 가장 간단하면서도 바람직한 방식은 알루미늄 합금막 (103c) 을 형성후 즉시 분위기에 노출하는 것이다.
연속되는 단계에서 열 처리 온도가 상기한 온도 범위보다 높은 경우에, 산화막 (103f) 의 두께를 상기한 두께보다 두껍게 형성하는 것이 바람직하다.
티타늄 질화막 (103b) 은 알루미늄 합금막 (103c) 아래에 형성된다. 또한, 티타늄막 (103a) 은 티타늄 질화막 (103b) 아래에 형성될 수도 있다. 상기한 이유때문에 티타늄 질화막 (103b) 과 알루미늄 합금막 (103c) 간의 경계에서 형성되는 질화 알루미늄이 없기에, 경계부의 산화 처리는 불필요하다.
이제, 반도체 기판위에서 임의층내에 제공되는 접촉 플러그의 제 1 배선층으로서 알루미늄 배선 (103) 이 사용되는 경우가 도 4a 내지 도 4c 와 함께 설명된다.
다음에 따르는 설명에서 언급되는 각 층 두께의 특정 값은 단순한 예일 뿐이며 다른 값이 사용될 수도 있다는 것을 주의한다.
도 4a 에 도시된 바와같이, 예를 들어, 단결정 실리콘 기판인 반도체 기판 (101) 이 준비된다. 트랜지스터 등은 반도체 기판 (101) 위에 미리 형성되어 있을 수도 있다. 실리콘 산화막 (102) 은 반도체 기판 (101) 의 전체 면위에 절연막으로서 증착되고 두께 30nm 의 티타늄막 (103a) 및 두께 50nm 의 티타늄 질화막 (103b) 은 스퍼터링에 의해 순서대로 실리콘 산화막 (102) 위에 형성된다.
이후, 두께 450nm 의 알루미늄 합금막 (103c) 이 스퍼터링에 의해 티타늄 질화막 (103b) 위에 증착된다. 따라서, 대부분 산화 알루미늄을 포함하는 산화막 (103f) 은 분위기에 노출됨으로써 알루미늄 합금막 (103c) 의 표면에 형성된다. 이후, 두께 25nm 의 티타늄막 (103d) 및 두께 50nm 의 티타늄 질화막 (103e) 이 스퍼터링에 의해 순서대로 산화막 (103f) 위에 증착된다.
제 1 배선 (103) 은, 건식 에칭에 의해 티타늄 질화막 (103e), 티타늄막 (103d), 산화막 (103f), 알루미늄 합금막 (103c), 티타늄 질화막 (103b), 및 티타늄막 (103a) 을 패터닝함으로써 형성된다.
이후, 층간 절연막 (104) 은, 고밀도 플라즈마 CVD 에 의해 1.8㎛ 의 두께로 웨이퍼위에 증착되고 CMP (화학적 기계적 연마) 기술에 의해 평탄화된다. 이후, 층간 절연막 (104) 의 일부는 건식 에칭에 의해 선택적으로 제거되어 제 1 배선 (103) 의 상면의 일부에 이르는 접촉 홀 (105) 을 형성하게 된다. 상기 건식 에칭에서, 제 1 배선 (103) 의 최상위층인 티타늄 질화막 (103e) 은 전혀 건식 에칭되지 않고 그대로 남겨진다.
이후, 도 4b 에 도시된 바와같이, 접촉 홀 (105) 의 밑면에 노출된 티타늄 질화막 (103e) 은 기판 (101) 이 역 바이어스되는 역 스퍼터링에 의해 10nm 두께로 에칭된다. 이것은 티타늄 질화막 (103e) 의 표면에 형성된 산화막을 제거하기 위한 것이다. 이 단계에서, 접촉 홀 (105) 의 밑면에 있는 티타늄 질화막 (103e) 의 일부는 그대로 남겨진다.
이후, 스퍼터링에 의해 두께 50nm 의 티타늄 질화막 (106) 이 증착된다. 이후, 기판은 약 450℃ 로 가열되고 텅스텐막 (107a) 은 접촉 홀 (105) 을 매입하기 위해 그리고 층간 절연막 (104) 을 덮기 위해 WF6, SiH4및 H2의 혼합가스를 사용한 블랭킷 텅스텐 CVD 에 의해 웨이퍼위에 증착된다. 티타늄 질화막 (106) 이 존재하기 때문에, 텅스텐을 접촉 홀 (105) 내에 증착할 수 있다. 즉, 티타늄 질화막 (106) 이 접촉층이다.
이후, 도 4c 에 도시된 바와같이, 텅스텐막 (107a) 및 층간 절연막 (104) 위의 티타늄 질화막 (106) 은 CMP 에 의해 제거되는 한편, 텅스텐 플러그 (107b) 로서 접촉홀 (105) 을 매입하는 텅스텐막 (107a) 의 일부는 그대로 남는다.
이후, 두께 30nm 의 텅스텐막 (108a), 두께 50nm 의 티타늄 질화막 (108b), 두께 450nm 의 알루미늄 합금막 (108c), 및 두께 50nm 의 티타늄 질화막 (108d) 은 순서대로 웨이퍼위에 증착된다. 티타늄 질화막 (108d), 알루미늄 합금막 (108c), 티타늄 질화막 (108b), 및 티타늄 질화막 (108a) 은 건식 에칭에 의해 패터닝되어 제 2 배선층 (108) 을 형성한다.
티타늄 질화막 (103e) 은, 패터닝 단계에서 제 2 배선층 (108) 을 형성하기위해 포토레지스트를 사용하여 반사를 방지하는 반사방지막으로서 기능하고 티타늄막 (103d) 은 기저층에 관하여 접촉 저항을 줄이는 접촉 금속으로서 기능한다.
상기 실시예에서, 제 2 배선층 (108) 은 최상위 배선층이다. 따라서, 알루미늄 합금막 (108c) 위에 티타늄막을 제공할 필요가 없다.
본 발명의 효과를 명백히 하기위해, 본 발명의 배선 구조를 갖는 샘플이 아래에 설명되는 구조를 갖는 비교 샘플과 비교된다. 상기 비교 샘플은, 실리콘 기판위에 형성된 실리콘 산화막, 상기 실리콘 산화막위에 형성된 두께 50nm 의 티타늄 질화막, 상기 티타늄 질화막위에 형성된 두께 450nm 의 Al-0.5wt%Cu 합금막, 상기 Al-0.5wt%Cu 합금막위에 형성된 두께 25nm 의 티타늄막, 및 상기 티타늄막위에 형성된 두께 50nm 의 티타늄 질화막을 포함한다. 상기 비교 샘플에서, 상기 Al-0.5wt%Cu 합금막 아래의 상기 티타늄 질화막이 형성된 후 웨이퍼는 노출된다.
본 발명의 구조를 갖는 샘플은, 실리콘 기판위에 형성된 실리콘 산화막, 상기 실리콘 산화막위에 형성된 두께 50nm 의 티타늄 질화막, 상기 티타늄 질화막위에 형성된 두께 450nm 의 Al-0.5wt%Cu 합금막, 상기 Al-0.5wt%Cu 합금막위에 형성된 두께 25nm 의 티타늄막, 및 상기 티타늄막위에 형성된 두께 50nm 의 티타늄 질화막을 포함한다. 본 발명의 샘플에서, Al-0.5wt%Cu 합금막 아래의 티타늄 질화막이 형성된후 웨이퍼는 노출되고 Al-0.5wt%Cu 합금막이 형성된후 웨이퍼가 다시 분위기에 노출된다.
본 발명의 샘플 및 비교 샘플은 질소 환경에서 30분동안 450℃ 에서 열 처리되었다.
Al-0.5wt%Cu 합금막이 증착된 후 웨이퍼의 분위기 노출에 상관없이 열 처리 전에 샘플의 층 저항값은 67mΩ/?이다.
반면에, 열 처리후 비교 샘플의 층 저항값은 78mΩ/?인 반면, 열 처리후 본 발명의 샘플의 층 저항값은 73mΩ/?이었다.
Al-0.5wt%Cu 합금막이 형성된 후 분위기 노출이 또한 수행되는 경우에, 열 처리에 의해 층 저항이 증가되고 Al-0.5wt%Cu 합금막과 티타늄막 간의 반응은 항상 완전히 방지되지 못한다. 그러나, Al-0.5wt%Cu 합금막이 증착된 후 분위기 노출이 수행되지 않는 경우와 비교할 때, 층 저항 증가를 억제할 수 있다는 것은 명백하다.
이러한 결과로 볼 때, Al-0.5wt%Cu 합금막이 증착된 후 분위기 노출에 의해 Al-0.5wt%Cu 합금막의 표면이 산화되고 이렇게 산화된 산화막은 Al-0.5wt%Cu 합금막과 티타늄막 간의 반응을 억제하며, 따라서 배선 저항의 증가가 억제되는 것을 명백하다.
본 발명에서, 티타늄막 (103d) 을 형성하는 티타늄은 이후의 열 처리에서 알루미늄 합금막 (103c) 을 형성하는 알루미늄과 즉시 반응하지 않지만, 티타늄막 (103d) 과 알루미늄 합금막 (103c) 사이의 경계부에서 존재하는 산화막 (103f) 을 감소시킨다. 따라서, 상기 알루미늄 합금막과 상기 티타늄막 간의 반응은 산화막 (103f) 이 존재함으로써 억제된다.
본 발명에 따라, 알루미늄 합금막과 티타늄막 사이에 산화막을 제공하기위해 상기 티타늄막의 형성후에 상기 알루미늄 합금막의 표면은 산화된다. 이후에 열 처리가 수행될 때라도 알루미늄 합금막과 티타늄막 간의 반응을 방지할 수 있기에, 배선 저항의 증가를 억제할 수 있다.
본 발명은 상기 실시예에 한정된 것이 아니며 본 발명의 사상과 범위로부터 벗어나지 않고 수정 및 변경될 수도 있다는 것은 명백하다.
본 발명에 따라, 알루미늄 합금막과 티타늄막 사이에 산화막을 제공하기위해 상기 티타늄막의 형성후에 상기 알루미늄 합금막의 표면은 산화된다. 이후에 열 처리가 수행될 때라도 알루미늄 합금막과 티타늄막 간의 반응을 방지할 수 있기에, 배선 저항의 증가를 억제할 수 있다.

Claims (9)

  1. 알루미늄 합금막, 상기 알루미늄 합금막의 상면에 형성된 제 1 티타늄막, 상기 제 1 티타늄막의 상면에 형성된 제 1 티타늄 질화막, 및 상기 제 1 티타늄막과 상기 알루미늄 합금막 사이에 형성된 산화막을 구비하며, 상기 산화막은 상기 알루미늄 합금막의 상기 상면을 산화시킴으로써 형성되는 것을 특징으로 하는 알루미늄 배선.
  2. 제 1 항에 있어서, 상기 알루미늄 합금막의 하면에 형성된 제 2 티타늄 질화막을 더 구비하는 것을 특징으로 하는 알루미늄 배선.
  3. 제 2 항에 있어서, 상기 제 2 티타늄 질화막의 하면에 형성된 제 2 티타늄막을 더 구비하는 것을 특징으로 하는 알루미늄 배선.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 산화막은 상기 알루미늄 합금막의 상기 상면을 분위기에 노출시킴으로써 형성되는 것을 특징으로 하는 알루미늄 배선.
  5. 반도체 기판, 상기 반도체 기판위의 임의층에 형성된 절연막, 및 상기 절연막의 하면에 형성된 제 1 배선층을 상기 절연막의 상면에 형성된 제 2 배선층에 전기적으로 연결하기 위하여 상기 절연막에 형성된 도전 접촉 홀을 구비하며, 적어도 상기 제 1 배선층은 제 1 항 내지 제 4 항중 어느 한 항에서 형성된 알루미늄 배선인 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 도전 접촉 홀은 텅스텐 플러그인 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판위에 절연막을 형성하는 단계;
    상기 절연막위에 제 1 티타늄 질화막을 형성하는 단계;
    상기 제 1 티타늄 질화막위에 알루미늄 합금막을 형성하는 단계;
    상기 알루미늄 합금막의 상면을 산화시키는 단계;
    상기 알루미늄 합금막의 상기 산화된 상면위에 티타늄막을 형성하는 단계; 및
    상기 티타늄막위에 제 2 티타늄 질화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제 7 항에 있어서, 상기 절연막위에 상기 제 1 티타늄 질화막을 형성하는 단계는, 티타늄막을 형성하는 단계 및 상기 티타늄막위에 티타늄 질화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 알루미늄 합금막의 상기 상면을 산화시키는 단계는 상기 알루미늄 합금막의 상기 상면을 분위기에 노출시킴으로써 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
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