KR100417687B1 - 반도체 소자의 금속전 절연막 형성 방법 - Google Patents

Abstract

본 발명의 목적은 불순물 포함 산화막에 함유되는 풀로린의 양을 일정 한계 이하로 하여 금속박막과 접촉되어도 디라미네이션 발생을 억제할 수 있도록 된 반도체 소자의 금속전 절연막을 형성하는 방법을 제공하는 데 있다.

이에 본 발명은 하부 금속 배선을 포함한 반도체 구조물 상부에 불순물이 함유되지 않은 일반산화막과 불순물이 함유된 불순물산화막을 반복 적층하되, 적층되는 상기 불순물산화막의 불순물 농도가 하층에서 상층으로 갈수록 낮아지도록 다층 박막을 형성하는 단계; 상기 다층 박막 상부에 상부산화막을 증착하고 이를 평탄화하는 단계; 상기 상부산화막과 다층 박막을 선택적으로 식각하여 상기 하부 금속 배선의 일부가 드러나도록 비아를 형성하는 단계를 포함하는 반도체 소자의 금속전 절연막 형성 방법을 제공한다.

Description

반도체 소자의 금속전 절연막 형성 방법 {PRE-METAL DIELECTRIC LAYER FORMING METHOD OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 반도체 소자가 형성된 실리콘웨이퍼와 반도체 소자의 금속 배선층 사이를 전기적으로 절연하기 위한 반도체 소자의 금속전 절연막(pre-metal dielectric layer)을 형성하는 방법에 관한 것이다.

반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.

여기서 상기 절연막으로서 불순물 함유 산화막의 한 종류인 플로린(F) 함유산화막이 이용되며, 플로린 함유 산화막은 낮은 유전상수를 갖는 장점으로 인하여 소자의 속도를 증가시킬 수 있어서 절연막으로 많이 사용되는 추세이다.

그런데 플로린이 함유된 산화막 사용시의 문제점으로는 가장 큰 것으로 금속 배선의 들뜸 현상인 디라미네이션(delamination)을 들 수 있는 데, 이 현상은 플로린이 산화막의 최상단부로 이동하여 금속과 산화막 사이의 계면에 축적됨으로써 열공정 진행시 이 부분과 맞닺는 금속배선을 밀어내어 금속박막을 들뜨게 하는 것으로, 플로린의 함유량이 많을수록 디라미네이션 발생확률은 증가하게 된다.

또한, 화학기계적연마법으로 산화막을 평탄화하는 데 과도하게 산화막을 식각할 경우는 불순물산화막의 표면까지 식각이 되고 이 상태에서 금속배선 형성 공정을 실시할 경우는 일정량의 플로린이 함유된 산화막과 금속박막이 접촉되어서 후속 열처리 공정 실시시 금속 배선의 들뜸현상이 발생하게 된다.

이에 본 발명은 상기와 같은 제반 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 불순물 포함 산화막에 함유되는 풀로린의 양을 일정 한계 이하로 하여 금속박막과 접촉되어도 디라미네이션 발생을 억제할 수 있도록 된 반도체 소자의 금속전 절연막을 형성하는 방법을 제공하는 데 있다.

도 1a - 도 1c는 본 발명의 일 실시예에 따라 반도체 소자의 금속전 절연막 형성 방법을 개략적으로 도시한 공정도이다.

상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 하부금속과 상부금속 사이를 절연하는 절연막 형성공정에 있어서, 상기 절연막을 불순물함유 산화막(이하 불순물산화막이라 칭한다)과 불순물이 포함되지 않은 일반산화막의 적층구조로하고, 상부로 갈수록 상기 불순물산화막의 함유 불순물 농도를 줄이는 것을 특징으로 한다.

이를 위해 본 발명은 하부 금속 배선을 포함한 반도체 구조물 상부에 불순물이 함유되지 않은 일반산화막과 불순물이 함유된 불순물산화막을 반복 적층하되, 적층되는 상기 불순물산화막의 불순물 농도가 하층에서 상층으로 갈수록 낮아지도록 다층 박막을 형성하는 단계와; 상기 다층 박막 상부에 상부산화막을 증착하고 이를 평탄화하는 단계; 상기 상부산화막과 다층 박막을 선택적으로 식각하여 상기 하부 금속 배선의 일부가 드러나도록 비아를 형성하는 단계를 포함한다.

또한, 본 발명은 상기 다층 박막과 상부산화막 사이에 불순물의 확산을 방지하기 위한 일반산화막을 더욱 증착할 수 있다.

여기서 상기 불순물산화막은 불순물로서 플로린이 사용된 플로린함유삼화막을 사용함이 바람직하다.

이하, 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속전 절연막 형성 방법에 대해 설명한다.

도 1a - 도 1c는 본 발명의 일 실시예에 따라 반도체 소자의 금속전 절연막 형성 방법을 개략적으로 도시한 공정도이다.

상기한 도면에 의하면, 본 발명의 절연막은 실리콘기판(1) 상부에 하부산화막(2)과 하부금속배선(3)을 형성하고, 그 상부에 제1일반산화막(4), 제1불순물산화막(5), 제2일반산화막(6), 제2불순물산화막(7), 제3일반산화막(8), 제3불순물산화막(9)을 적층 형성하고, 제3불순물산화막(9) 상부에 제4일반산화막(10)과 상부산화막(11)을 차례로 형성하며, 상기 각 불순물산화막(5,7,9)은 하부에서 상부로 갈수록 그 불순물 농도가 감소되는 구조로 되어 있다.

상기한 구조의 절연막을 형성하기 위하여 본 발명은 실리콘기판(1) 상부에 하부 산화막(2)을 증착하는 단계와, 그 상부에 하부금속배선(3)을 형성하는 단계, 그 상부에 제1일반산화막(4)을 증착하는 단계, 그 상부에 제1불순물산화막(5)을 증착하는 단계, 그 상부에 제2일반산화막(6)을 증착하는 단계, 그 상부에 제2불순물산화막(7)을 증착하는 단계, 그 상부에 제3일반산화막(8)을 증착하는 단계, 그 상부에 제3불순물산화막(9)을 증착하는 단계, 그 상부에 제4일반산화막(10)을 증착하는 단계, 그 상부에 상부산화막(11)을 증착하고 이를 평탄화하는 단계, 적층된 산화막을 선택적으로 식각하여 하부 금속 배선(3)의 일부가 드러나도록 비아(100)를 형성하는 단계를 거친다.

이와같이 상부로 갈수록 불순물인 플로린의 함유량이 줄어들게 되어 후속 열공정 등을 거치면서 플로린의 아웃 디퓨전(out diffusion)에 의한 금속배선의 디라미네이션 발생이 억제될 수 있는 것이다.

이때, 제1일반산화막(4)의 두께는 400Å에서 1000Å 이내로 하나 중심값이 바람직하게는 700Å가 되도록 하고, 제2,3일반산화막(6,8)의 두께는 200Å에서 400Å 이내로 하나 중심값이 가급적이면 300Å이 되도록 한다.

상기 제4일반산화막(10)의 두께는 800Å에서 1600Å 이내로 하고 바람직하게는 그 중심값이 1200Å이 되도록 한다.

그리고 상기 상부산화막(11)의 두께는 12000Å에서 18000Å 이내로 하고 바람직하게는 그 중심값이 15000Å이 되도록 한다.

또한, 각각의 층에서의 플로린 함유량은 상이하며 구체적으로, 상기 제1불순물산화막(5)의 플로린 함유량은 4%에서 6% 이내로 함이 바람직하다. 그리고 상기 제2불순물산화막(7)의 플로린 함유량은 3%에서 5% 이내가 되도록 하며, 상기 제3불순물산화막(9)의 플로린 함유량은 1%에서 3% 이내가 되도록 함이 바람직하다.

여기서 본 발명의 또다른 실시예에 따르면 상기 각 층을 이루는 불순물산화막의 플로린 함유량을 달리할 수 있는 데, 중앙에서 상부와 하부로 갈수록 플로린의 함유량이 감소하는 것을 특징으로 한다. 이를 위해 상기 제1불순물산화막(5)의 플로린 함유량은 2%에서 4% 이내로 하고, 상기 제2불순물산화막(7)의 플로린 함유량은 4%에서 6% 이내로 하며, 상기 제3불순물산화막(9)의 플로린 함유량은 2%에서 4%이내가 되도록 한다.

불순물산화막의 증착 후에는 열처리를 실시하게 되는 데, 열처리 온도는 300℃에서 400℃ 이내로 하며 되도록 그 중심값이 350℃임이 바람직하며, 열처리 시간은 1분에서 30분 이내로 한다.

한편, 상부산화막(11)을 평탄화하는 데는 화학기계적연마법이 사용될 수 있는 데, 화학기계적연마법으로 상부산화막(11)을 평탄화하여 제거하는 경우 상부산화막(11) 하부의 제4일반산화막(10)이 가급적이면 남아있도록 평탄화작업을 함이 바람직하다.

이때, 상부산화막(11) 평탄화 후 열처리를 실시하며 열처리 온도는 350℃에서 450℃이내이고 가급적이면 그 중심값이 400℃가 되도록 하고, 열처리 시간은 10분에서 60분 이내, 바람직하게는 30분이 되도록 한다.

또한, 본 발명의 또다른 실시예에 따르면 상부산화막(11) 평탄화 후 그 상부에 일반산화막(도시되지 않음)을 다시 증착할 수 있으며, 이때 상기 일반산화막의 두께는 500Å에서 1500Å 이내로 하고 가급적 그 중심값이 1000Å가 되도록 한다.

이상 설명한 바와 같이 본 발명에 따른 반도체 소자의 금속전 절연막 형성 방법에 의하면, 금속 배선 상에 플로린 함유 산화막을 형성할 때 각각 플로린의 농도가 상이한 다수개의 층을 적층구조로 형성하고 상부로 갈수록 플로린의 농도를 감소시킴으로서 이로써 불소가 상부 구조로 이동하는 것을 억제하여 금속 배선의 들뜸현상인 디라미네이션을 방지하는 효과가 있다.

따라서, 디라미네이션에 기인한 소자의 불량발생률 감소를 방지하여 수율을 향상시키는 효과가 있다.

Claims (14)

1. 하부 금속 배선을 포함한 반도체 구조물 상부에 불순물이 함유되지 않은 일반산화막과 불순물이 함유된 불순물산화막을 반복 적층하되, 적층되는 상기 불순물산화막의 불순물 농도가 하층에서 상층으로 갈수록 낮아지도록 다층 박막을 형성하는 단계;

   상기 다층 박막 상부에 상부산화막을 증착하고 이를 평탄화하는 단계;

   상기 상부산화막과 다층 박막을 선택적으로 식각하여 상기 하부 금속 배선의 일부가 드러나도록 비아를 형성하는 단계를 포함하는 반도체 소자의 금속전 절연막 형성 방법.
2. 제 1 항에 있어서, 상기 다층 박막의 불순물산화막은 불순물로서 플로린이 사용되는 반도체 소자의 금속전 절연막 형성 방법.
3. 제 1 항에 있어서, 상기 다층 박막은 불순말 함유량이 4% 내지 6%인 하층 불순물산화막, 불순물 함유량이 3% 내지 5%인 중간층 불순물산화막, 불순물 함유량이 1% 내지 3%인 상층 불순물산화막을 포함하는 반도체 소자의 금속전 절연막 형성 방법.
4. 제 1 항에 있어서, 상기 다층 박막은 두께가 400Å 내지 1000Å인 하층 일반산화막, 두께가 200Å 내지 400Å인 중간층 및 상층 일반산화막을 포함하는 반도체 소자의 금속전 절연막 형성 방법.
5. 제 1 항에 있어서, 상기 상부산화막의 두께는 12000Å 내지 18000Å인 반도체 소자의 금속전 절연막 형성 방법.
6. 제 1 항에 있어서, 상기 다층 박막과 상부산화막 사이에 800Å 내지 1600Å 두께의 불순물이 포함되지 않은 일반산화막을 형성하는 단계를 더 포함하는 반도체 소자의 금속전 절연막 형성 방법.
7. 제 1 항에 있어서, 상기 다층 박막의 각각의 불순물산화막 증착 후 300℃ 내지 400℃의 온도에서 1 내지 30분간 열처리하는 반도체 소자의 금속전 절연막 형성 방법.
8. 하부 금속 배선을 포함한 반도체 구조물 상부에 불순물이 함유되지 않은 일반산화막과 불순물이 함유된 불순물산화막을 반복 증착하되, 적층되는 상기 불순물산화막의 불순물 농도가 중간층에서 상,하층으로 갈수록 낮아지도록 다층 박막을 형성하는 단계;

   상기 다층 박막 상부에 상부산화막을 증착하고 이를 평탄화하는 단계;

   상기 상부산화막과 다층 박막을 선택적으로 식각하여 하부 금속 배선의 일부가 드러나도록 비아를 형성하는 단계를 포함하는 반도체 소자의 금속전 절연막 형성 방법.
9. 제 8 항에 있어서, 상기 다층 박막의 불순물산화막은 불순물로서 플로린이 사용되는 반도체 소자의 금속전 절연막 형성 방법.
10. 제 8 항에 있어서, 상기 다층 박막은 불순말 함유량이 2% 내지 4%인 하층 및 상층 불순물산화막, 불순물 함유량이 4% 내지 6%인 중간층 불순물산화막을 포함하는 반도체 소자의 금속전 절연막 형성 방법.
11. 제 8 항에 있어서, 상기 다층 박막은 두께가 300Å 내지 700Å인 하층 일반산화막, 두께가 200Å 내지 600Å인 중간층 및 상층 일반산화막을 포함하는 반도체 소자의 금속전 절연막 형성 방법.
12. 제 8항에 있어서, 상기 상부산화막의 두께는 12000Å 내지 18000Å인 반도체 소자의 금속전 절연막 형성 방법.
13. 제 8 항에 있어서, 상기 다층 박막과 상부산화막 사이에 1000Å 내지 2000Å 두께의 불순물이 포함되지 않은 일반산화막을 형성하는 단계를 더 포함하는 반도체 소자의 금속전 절연막 형성 방법.
14. 제 1 항에 있어서, 상기 다층 박막의 각각의 불순물산화막 증착 후 300℃ 내지 400℃의 온도에서 1 내지 30분간 열처리하는 반도체 소자의 금속전 절연막 형성 방법.