KR100224706B1 - 반도체 소자의 층간 절연층 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연층 형성 방법에 대해 기재되어 있다. 실리콘이 많이 함유된 산화막(Si-Rich Oxide)을 USG로 형성한 층간 절연층의 하지막으로 사용함으로써 USG의 막질 의존성의 제거 및 공정을 단순화 할 수 있을 뿐만 아니라 상기 층간 절연층 증착시 종래와 같이 증착 속도가 저하되는 현상이 나타나지 않는다.

Description

반도체 소자의 층간 절연층 형성 방법{Forming method of inter layer dielectric in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 USG의 막질 의존성을 제거할 수 있는 반도체 소자의 층간 절연층 형성 방법에 관한 것이다.
반도체 소자에 있어서 각 도전층은 전기적으로 분리되기 위해 각 도전층 사이에 층간 절연층을 형성한다.
도 1은 종래 기술에 의한 반도체 소자의 층간 절연층 형성 방법을 설명하기 위해 도시한 단면도이다.
도면 참조 번호 11은 반도체 기판을, 13은 제 1 물질층, 15는 제 2 물질층을, 17은 층간 절연층을 각각 나타낸다.
반도체 기판(11)상에 써멀 옥사이드(Thermal Oxide), 금속, 또는 실리콘이 많이 함유되지 않은 산화막 등을 사용하여 제 1 물질층(13)을 형성하는 공정, 상기 제 1 물질층(13)상에 SiH4또는 TEOS(Si(OC2H5)4) 기체를 사용한 플라즈마 증착으로 제 2 물질층(15)을 형성하는 공정, 상기 제 2 물질층(15) 상에 USG(Undoped Silicate Glass)를 사용하여 층간 절연층(17)을 형성하는 공정을 차례로 진행한다.
상기 층간 절연층(17)은 그 하부막의 표면상태 및 특성에 따라 증착 속도 및 막의 특성이 달라지는 막질 의존성을 가지므로, 상기 제 1 물질층(13)상에 제 2 물질층(15)을 추가로 형성한다.
그러나 이러한 방법은 공정을 복잡하게하고 패턴의 국부적인 두께 차이로 인해 패턴상에 색의 차이가 있는 디스칼라(Discolor)현상이 나타나 막질 의존성은 여전히 제거되지 않았다.
또한 O2또는 H2O와 같은 산소 소오스 기체를 사용하여 고온에서 실리콘 기판을 산화시켜 SiO2를 형성한 경우나 SiH4또는 N2O 기체를 사용하여 열 CVD방법으로 SiO2를 형성한 경우는, 고온에서 평형 화학 반응에 의한 증착반응이므로 산화막의 조성을 조절하기가 용이하지 않다.
본 발명이 이루고자 하는 기술적 과제는, USG의 막질 의존성을 제거할 수 있는 반도체 소자의 층간 절연층 형성 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 소자의 층간 절연층 형성 방법을 설명하기 위해 도시한 단면도이다.
도 2는 본 발명에 의한 반도체 소자의 층간 절연층 형성 방법을 설명하기 위해 도시한 단면도이다.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판상에 실리콘이 많이 함유된 산화막(Si-Rich Oxide)을 형성하는 단계; 및 상기 실리콘이 많이 함유된 산화막상에 USG(Undoped Silicate Glass)를 사용하여 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연층 형성 방법을 제공한다.
상기 실리콘이 많이 함유된 산화막(Si-Rich Oxide)은 플라즈마 화학기상 증착(PE-CVD;Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성하는 것이 바람직하다.
또한 상기 실리콘이 많이 함유된 산화막은 SiH4와 N2O 기체를 사용하고, 상기 SiH4/N2O 의 유량비는 0.05 이상인 것이 바람직하다.
본 발명에 의한 반도체 소자의 층간 절연층 형성 방법은 실리콘이 많이 함유된 산화막(Si-Rich Oxide)을 USG로 형성한 층간 절연층의 하지막으로 사용함으로써 USG의 막질 의존성의 제거 및 공정을 단순화 할 수 있을 뿐만 아니라 상기 층간 절연층 증착시 종래와 같이 증착 속도가 저하되는 현상이 나타나지 않는다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 의한 반도체 소자의 층간 절연층 형성 방법을 설명하기 위해 도시한 단면도이다.
도면 참조 번호 21은 반도체 기판을, 23은 실리콘이 많이 함유된 산화막(Si-Rich Oxide)을, 25는 층간 절연층을 각각 나타낸다.
반도체 기판(21)상에 실리콘이 많이 함유된 산화막(23)을 플라즈마 화학기상 증착(PE-CVD;Plasma Enhanced Chemical Vapor Deposition; PE-CVD라 칭함) 방법으로 형성하는 공정, 상기 실리콘이 많이 함유된 산화막(23)상에 USG(Undoped Silicate Glass)를 사용하여 층간 절연층(25)을 형성하는 공정을 차례로 진행한다.
상세하게 상기 실리콘이 많이 함유된 산화막(23)은 다량의 실리콘 소오스 기체와 산소 소오스 기체를 사용하여 PE-CVD 방법으로 형성되는데, 상기 산소 소오스로는 플라즈마에 의한 활성화가 O2에 비해서 상대적으로 어려운 N2O기체를 사용하고 상기 실리콘 소오스로는 SiH4등의 기체를 사용한다.
이때 상기 SiH4/N2O 의 유량비가 0.05 이상이 되도록 조성함으로써 패턴의 국부적인 두께 차이로 인해 패턴상에 색의 차이를 나타내는 디스칼라(Discolor)현상이 발생하지 않는다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 층간 절연층 형성 방법은 실리콘이 많이 함유된 산화막(Si-Rich Oxide)을 USG로 형성한 층간 절연층의 하지막으로 사용함으로써 USG의 막질 의존성의 제거 및 공정을 단순화 할 수 있을 뿐만 아니라 상기 층간 절연층 증착시 종래와 같이 증착 속도가 저하되는 현상이 나타나지 않는다.

Claims (3)

  1. 반도체 기판상에 실리콘이 많이 함유된 산화막(Si-Rich Oxide)을 형성하는 단계; 및
    상기 실리콘이 많이 함유된 산화막상에 USG(Undoped Silicate Glass)를 사용하여 층간 절연층을 형성하는 단계를 포함하며,
    상기 실리콘이 많이 함유된 산화막(Si-Rich Oxide)은 플라즈마 화학기상 증착(PE-CVD;Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연층 형성 방법.
  2. 제 1 항에 있어서, 상기 실리콘이 많이 함유된 산화막은 SiH4와 N2O 기체를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연층 형성 방법.
  3. 제 2 항에 있어서, 상기 SiH4/N2O 의 유량비는 0.05 이상인 것을 특징으로 하는 반도체 소자의 층간 절연층 형성 방법.
KR1019960030469A 1996-07-25 1996-07-25 반도체 소자의 층간 절연층 형성방법 KR100224706B1 (ko)

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* Cited by examiner, † Cited by third party
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