KR100307633B1 - 반도체장치의 절연막 평탄화 방법 - Google Patents

반도체장치의 절연막 평탄화 방법 Download PDF

Info

Publication number
KR100307633B1
KR100307633B1 KR1019990038314A KR19990038314A KR100307633B1 KR 100307633 B1 KR100307633 B1 KR 100307633B1 KR 1019990038314 A KR1019990038314 A KR 1019990038314A KR 19990038314 A KR19990038314 A KR 19990038314A KR 100307633 B1 KR100307633 B1 KR 100307633B1
Authority
KR
South Korea
Prior art keywords
insulating film
interlayer insulating
low dielectric
plasma
dielectric material
Prior art date
Application number
KR1019990038314A
Other languages
English (en)
Other versions
KR20010026836A (ko
Inventor
홍석지
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990038314A priority Critical patent/KR100307633B1/ko
Priority to US09/603,202 priority patent/US6423639B1/en
Priority to JP2000272941A priority patent/JP2001127064A/ja
Publication of KR20010026836A publication Critical patent/KR20010026836A/ko
Application granted granted Critical
Publication of KR100307633B1 publication Critical patent/KR100307633B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

반도체 장치의 절연막 평탄화 방법을 개시한다. 본 발명의 일 관점은, 표면 상에 형성된 다양한 크기의 물질막 패턴에 의해서 단차진 표면을 가지는 반도체 기판을 준비한다. 반도체 기판의 단차진 표면을 따라 덮는 유기 저유전 물질로 층간 절연막을 형성한다. 층간 절연막 상에 캐핑 절연막을 형성한다. 캐핑 절연막 상을 부분 화학적 기계적 연마하여 층간 절연막의 표면의 높이가 층간 절연막의 다른 부분에 비해 상대적으로 높은 부분의 층간 절연막을 선택적으로 노출한다. 노출된 층간 절연막을 일정 깊이까지 플라즈마 처리한다. 플라즈마 처리된 층간 절연막 및 캐핑 절연막 상을 전면 화학적 기계적 연마하여 전면 평탄화된 층간 절연막을 형성한다. 플라즈마 처리 단계에 의해서 유기 저유전 물질의 실리콘-메틸기의 결합(Si-CH3)이 실리콘-수산화기(Si-OH)의 결합으로 전환된다.

Description

반도체 장치의 절연막 평탄화 방법{Planarization method of insulating layer for semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 화학적 기계적 연마(Chemical Mechanical Polishing;이하 'CMP'라 한다) 방법을 이용하여 절연막을 평탄화(planarization)하는 방법에 관한 것이다.
반도체 장치가 고집적화되고 다층 배선 구조가 요구됨에 따라, 층간 절연막의 유전율을 저하시키는 것이 요구되고 있다. 이를 위해서, 층간 절연막으로 낮은k 유전 상수를 가지는 저유전 물질을 이용하는 것이 제시되고 있다. 또한, 높은 평탄도의 층간 절연막이 요구되고 있으며, 이를 위해서 미합중국 특허 제5,491,113호에서 기재된 바와 같은 CMP를 이용한 연마 공정의 도입이 제시되고 있다.
그러나, CMP 공정은 디슁(dishing) 현상을 수반할 수 있다. 이를 방지하기 위해서 절연막 상에, 또는 절연막이 다층 구조로 이루어질 경우 그 층들 사이에 연마 종료막을 삽입하는 방안이 제시되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 유기 저유전 물질로 층간 절연막을 형성한 후 CMP를 적용하여 평탄한 표면을 얻을 수 있는 반도체 장치의 절연막 평탄화 방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명의 실시예에 의한 반도체 장치의 절연막 평탄화 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100; 반도체 기판, 310, 350; 물질막 패턴,
400; 갭 필링용 절연막, 500; 층간 절연막
501; 층간 절연막의 플라즈마 처리된 부분,
600; 캐핑 절연막,
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 표면 상에 형성된 다양한 크기의 물질막 패턴에 의해서 단차진 표면을 가지는 반도체 기판을 준비한다. 상기 반도체 기판의 단차진 표면을 따라 덮는 저유전 물질로 층간 절연막을 형성한다. 상기 층간 절연막 상에 캐핑 절연막을 형성한다. 상기 캐핑 절연막 상을 부분 화학적 기계적 연마하여 상기 층간 절연막의 표면의 높이가 상기 층간 절연막의 다른 부분에 비해 상대적으로 높은 부분의 상기 층간 절연막을 선택적으로 노출한다. 상기 노출된 층간 절연막을 일정 깊이까지 플라즈마 처리한다. 상기 플라즈마 처리된 층간 절연막 및 캐핑 절연막 상을 전면 화학적 기계적 연마하여 전면 평탄화된 층간 절연막을 형성한다.
상기 플라즈마 처리 단계에 의해서 상기 저유전 물질의 실리콘-메틸기의 결합(Si-CH3)이 실리콘-수산화기(Si-OH)의 결합으로 전환된다.
본 발명에 따르면, 플라즈마 처리를 선택적으로 수행하여 유기 저유전 물질로 이루어지는 층간 절연막의 고단차 부분을 보다 빠른 속도로 연마할 수 있다. 이에 따라, 전체적으로 평탄화된 층간 절연막을 구현할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 막이 개재되어질 수 있다.
본 발명의 실시예에서 저유전 물질은 일반적인 실리콘 산화물(SiO2)에 비해 낮은 유전율을 나타내는 물질을 의미한다. 일반적으로 실리콘 산화물은 대략 4.1로 본 발명의 실시예에서는 이러한 실리콘 산화물에 비해 낮은 유전율을 가지는 물질을 저유전 물질이라 지칭하고, 실리콘 산화물에 비해 높은 유전율을 가지는 물질을고유전 물질로 지칭하여 구분한다. 일반적으로 저유전 물질은 낮은 k 물질(low k material)로 다양한 종류가 알려져 있다. 또한, 대략 1.5 내지 3.5 정도의 유전율을 나타낸다고 알려져 있다.
저유전 물질은 일반적으로 유기 저유전 물질(organic low dielectric material)과 비유기 저유전 물질(inorganic low dielectric material)로 크게 구분할 수 있다. 본 발명에서는 유기 저유전 물질을 사용하여 절연막을 형성하고, 상기 절연막을 CMP하여 높은 평탄도를 구현하는 방법을 제공한다. 이때, CMP를 수행하기 이전에 절연막을 선택적으로 플라즈마 처리하여 보다 높은 평탄도를 구현한다. 이하, 이와 같은 본 발명을 실시예를 들어 상세하게 설명한다.
도 1 내지 도 4는 본 발명의 실시예에 의한 반도체 장치의 절연막 평탄화 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1은 반도체 기판(100) 상에 유기 저유전 물질의 층간 절연막(500)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 그 표면 상에 다양한 크기의 물질막 패턴(310, 350)이 형성된 반도체 기판(100)을 준비한다. 물질막 패턴(310, 350)은 절연막(200)에 의해서 반도체 기판(100)과 전기적으로 절연된다. 물질막 패턴(310, 350)으로는 금속 배선 등과 같은 도전막 패턴 등을 예로 들 수 있다.
물질막 패턴(310, 350)은 그 필요에 따라, 다양한 크기를 가질 수 있다. 즉, 반도체 장치를 구성하는 데 필요에 따라, 상대적으로 작은 크기의 물질막 패턴(310)이 요구될 수 있고, 또한 상대적으로 큰 크기의 물질막 패턴(350)이 요구될 수 있다. 예를 들어, 셀(cell) 영역에는, 주변 회로 영역 등에 형성되는 패드(pad) 등과 같은 물질막 패턴(350)에 비해 상대적으로 작은 크기의 물질막 패턴(310)이 형성될 수 있다.
물질막 패턴들(310, 350) 간의 갭(gap)을 채우기 위해서, 갭 필링(gap filling)용 절연막(400)을 형성한다. 이와 같은 갭 필링용 절연막(400)은 흐름성이 뛰어난 절연 물질로 형성되는 것이 바람직하다. 또한, 저유전율을 가지는 절연 물질로 형성되는 것이 바람직하다. 예를 들어, 실리콘 산화 불화물(SiOF)막 등과 같은 고밀도 플라즈마 화학 기상 증착(High Density Plasma-Chemical Vapor Deposition;이하 'HDP-CVD'라 한다)에 의한 비유기 저유전 물질막으로 형성되는 것이 바람직하다.
이때, 큰 크기의 물질막 패턴(350) 상에는 작은 크기의 물질막 패턴(310) 상에 보다 두꺼운 두께로 갭 필링용 절연막(400)이 형성된다. 즉, 큰 크기의 물질막 패턴(350) 상에는 갭 필링용 절연막(400)의 두께가 상대적으로 두껍게 형성되고, 작은 크기의 물질막 패턴(310) 상에는 갭 필링용 절연막(400)의 두께가 상대적으로 얇게 형성된다. 이와 같이, 갭 필링용 절연막(400)은, 그 두께가 두껍게 형성되는 영역(A)과 두께가 얇게 형성되는 영역(B)에 걸쳐 단차진 표면(stepped surface)을 가지게 된다.
이후에, 유기 저유전 물질을 갭 필링용 절연막(400) 상에 증착하여 층간 절연막(500)을 형성한다. 이러한 유기 저유전 물질은 주로 실리콘-산소의 결합(Si-O bond)을 주된 결합으로 하고 있으며, 실리콘-메틸기의 결합(Si-CH3bond)을 포함한구조로 이루어진다. 이러한 저유전 물질로 스핀 코팅(Spin coating)법에 의해서 증착되는 유기 SOG(Spin On Glass)막 등을 들 수 있다. 이러한 유기 SOG 물질은 낮은 k-물질에 속하며, 대략 2.8 내지 2.9 정도의 낮은 유전율을 나타낸다고 알려져 있다. 이러한 유기 SOG 외에도 다수의 다른 저유전 물질을 스핀 코팅법으로 증착하여 층간 절연막(500)으로 이용할 수 있다.
또한, HDP-CVD 또는 일반적인 CVD법에 의해서 증착될 수 있다. CVD를 이용하여 형성되는 유기 저유전 물질은 실리콘 소오스(silicon source)에 비정질 카본(amorphous carbon) 또는 비스 사이클로 부타디엔(Bis Cyclo Butadien) 등과 같은 유기 소오스를 혼합한 반응 가스를 이용한다. BCB 등으로 이루어진 유기 물질막은 대략 2.7 정도의 낮은 유전율을 나타낸다고 알려져 있다.
이와 같이 유기 저유전 물질로 형성되는 층간 절연막(500)은 하부의 반도체 기판(100) 상의 단차진 표면을 따라 단차지게 형성된다. 즉, 하부의 갭 필링용 절연막(400)의 단차진 표면에 의해서 단차진 표면을 가지게 된다. 이때, 두께가 두껍게 형성되는 영역(A)을 덮는 층간 절연막(500) 부분은 두께가 얇게 형성되는 영역(B) 덮는 층간 절연막(500) 부분에 비해 높은 표면 높이를 가지게 된다. 이때, 층간 절연막(500)은 반도체 장치의 설계 기준에 따라 달라지나, 대략 10000Å 정도의 두께로 형성하는 것이 바람직하다.
이와 같이 형성되는 층간 절연막(500) 상에 캐핑 절연막(600)을 형성한다. 캐핑 절연막(600)은, 일반적으로 층간 절연막(500)을 이루는 유기 저유전 물질의 비교적 낮은 CMP 속도를 보완하기 위해서 도입된다. 그러나, 본 발명의 실시예에서는 후속에 수행되는 플라즈마 처리 단계에서 선택성을 부여하는 마스크(mask)의 역할을 주로 한다. 따라서, 캐핑 절연막(600)은 보다 얇은 두께로 형성될 수 있다. 이러한 캐핑 절연막(600)으로는 후속의 CMP 단계에서의 연마 속도를 고려하여, 실리콘 산화물(SiO2) 등으로 형성되는 것이 바람직하다. 예를 들어, 플라즈마 강화 테오스막(plasma enhaced TEOS layer)을 이용하여 캐핑 절연막(600)을 형성한다.
이와 같이 갭 필링용 절연막(400), 층간 절연막(500) 및 캐핑 절연막(600)이 형성된 결과 표면은, 반도체 기판(100)의 단차진 표면에 의해서, 즉, 하부의 물질막 패턴(310, 350)의 상호 다른 크기 등에 의해서, 단차지게 된다.
도 2는 두께가 두껍게 형성되는 영역(A)을 덮는 층간 절연막(500) 부분을 선택적으로 노출하는 단계를 개략적으로 나타낸다.
구체적으로, 단차진 표면을 가지는 캐핑 절연막(600) 상을 부분 화학적 기계적 연마(partial CMP)하여, 상대적으로 높은 표면 높이를 가지는 부분을 선택적으로 연마하여 제거한다. 즉, 부분 CMP에 의해서 두께가 두껍게 형성되는 영역(A)을 덮는 캐핑 절연막(600) 부분만이 선택적으로 연마된다.
이와 같은 부분 CMP는 CMP 초기에 두께가 두껍게 형성되는 영역(A)을 덮는 높은 표면 높이를 가지는 부분에 연마가 집중되는 것을 이용하여 수행될 수 있다. 즉, 연마 시간을 짧게 제어함으로써 캐핑 절연막(600)의 두께가 두껍게 형성되는 영역(A)을 덮는 부분을 선택적으로 제거할 수 있다. 이에 따라, 층간 절연막(600)의 두께가 두껍게 형성되는 영역(A)에 위치하는 부분은 선택적으로 노출되게 된다. 그리고, 캐핑 절연막(600)은 상대적으로 낮은 표면 높이를 가지는 두께가 얇게 형성되는 영역(B)에만 잔존하게 된다.
도 3은 노출된 층간 절연막(600)을 플라즈마 처리하는 단계를 개략적으로 나타낸다.
구체적으로, 연마된 캐핑 절연막(600)에 의해서 선택적으로 노출되는 층간 절연막(500)에 선택적으로 플라즈마 처리한다. 이때, 플라즈마는 산소 가스(O2) 또는 일산화 이질소 가스(N2O) 등과 같은 반응 가스로부터 여기된다.
노출되는 층간 절연막(500)은 상술한 바와 같이 Si-O의 주결합으로 이루어지며, Si-CH3결합을 포함하고 있다. Si-CH3결합은 CMP 공정에 수반되는 수화(hydration) 작용을 방해하는 것으로 알려져 있다. 이에 따라, Si-CH3결합을 포함하는 유기 저유전 물질은 일반적으로 CMP 연마율이 매우 낮은 것으로 알려져 있다.
본 발명의 실시예에서의 플라즈마 처리는 이러한 Si-CH3결합을 파괴하여 수화 작용이 활발한 Si-OH의 결합으로 전환시키는 역할을 한다. 즉, 상기한 바와 같은 산소 가스 또는 일산화 이질소 가스에서 여기된 플라즈마는 Si-CH3결합의 메틸기와 반응하게 되고, Si-OH의 결합을 생성시키고 휘발성의 부산물을 배출시킨다. Si-OH 결합은 수화 작용이 활발하게 일어날 수 있어, CMP 공정시 비교적 높은 연마 속도를 구현할 수 있다.
이와 같은 플라즈마 처리는 연마된 캐핑 절연막(600)을 마스크로 사용하여노출된 층간 절연막(500) 부분에서만 일정 깊이로 이루어진다. 캐핑 절연막(300)은 실리콘 산화물 등으로 이루어지므로, 하부로 플라즈마 처리 효과가 영향을 주는 것을 차폐하는 역할을 할 수 있다. 이에 따라, 캐핑 절연막(600)에 의해서 차폐되는 층간 절연막(500)의 두께가 얇게 형성되는 영역(B)을 덮는 부분은 플라즈마 처리에 의해서 영향을 받지 않고 기존의 유기 저유전 물질 상태를 유지한다.
플라즈마 처리에 사용되는 반응 가스의 흐름량 또는 챔버 내의 온도, 처리 시간 등을 조절함으로써, 층간 절연막의 플라즈마 처리된 부분(501)의 깊이를 조절할 수 있다. 바람직하게는 층간 절연막의 플라즈마 처리된 부분(501)의 아래 부분이 두께가 얇게 형성되는 영역(B)을 덮는 층간 절연막(500) 부분의 표면 이하에 다다르도록 플라즈마 처리를 수행한다.
도 4는 플라즈마 처리된 층간 절연막 부분(501) 및 캐핑 절연막(600)을 전면 CMP하는 단계를 개략적으로 나타낸다.
구체적으로, 플라즈마 처리된 결과물 상을 전면 CMP한다. 이와 같은 CMP에 의해서, 층간 절연막의 플라즈마 처리된 부분(501)은 비교적 높은 연마율로 연마될 수 있다. 즉, 층간 절연막의 플라즈마 처리된 부분(501)은 Si-CH3결합이 Si-OH 결합으로 실질적으로 전화되어 있으므로, 수화 작용이 비교적 활발하게 작용하게 된다. 따라서, CMP 연마율이 비교적 높게 얻어져 연마 특성이 향상된다.
캐핑 절연막(600)의 하부의 층간 절연막(500)의 유기 저유전 물질은 비교적 느린 연마 특성을 나타낸다. 즉, 유기 저유전 물질의 Si-CH3결합에 의해서 수화 작용이 억제되어 있어 비교적 낮은 연마율을 나타내게 된다.
이와 같이, 두께가 두껍게 형성되는 영역(A)을 덮는 층간 절연막의 플라즈마 처리된 부분(501)은 비교적 높은 연마율로 제거되고, 두께가 얇게 형성되는 영역(B)을 덮는 플라즈마 처리되지 않은 층간 절연막(500) 부위는 비교적 낮은 연마율로 식각되므로, 전체적인 평탄화가 용이하게 구현될 수 있다.
이와 같은 전면 CMP는 층간 절연막의 플라즈마 처리된 부분(501)이 완전히 제거될 정도로 수행되는 것이 바람직하다. 층간 절연막의 플라즈마 처리된 부분(501)이 플라즈마 처리되지 않은 층간 절연막(500)의 표면 아래의 깊이 정도로 다다르는 것이 바람직하므로, 플라즈마 처리되지 않은 층간 절연막(500) 부분을 CMP의 종료점으로 사용할 수 있다. 플라즈마 처리되지 않은 층간 절연막(500) 부분을 이루는 유기 저유전 물질은 상술한 바와 같이 비교적 낮은 CMP 연마율을 나타내므로, 마치 연마 종료막이 도입된 것과 같은 작용을 할 수 있다.
이와 같은 전면 CMP에서 두께가 얇게 형성되는 영역(B)과 두께가 두껍게 형성되는 영역(A)에서의 층간 절연막의 연마율을 다르게 할 수 있어, 층간 절연막(500)의 상측 표면은 전체적으로 평탄한 표면을 가지게 된다. 더욱이, 층간 절연막 부분 플라즈마 처리된(501)은 유기 저유전 물질에 비해 높은 연마율을 나타내므로, 전체 CMP 공정에 요구되는 시간을 감소시킬 수 있다. 또한, 층간 절연막(500) 자체가 CMP 연마의 종료점으로 이용될 수 있어, 별도의 연마 종료막을 형성하는 것을 생략할 수 있다.
더욱이, 초기 층간 절연막(도 1의 500)을 대략 10000Å 정도로 형성할 경우,평탄화된 층간 절연막(도 4의 500)은 대략 8000Å의 두께를 확보할 수 있다. 그러나, 일반적으로 CMP만으로 평탄화를 구현할 경우, 평탄화된 대략 8000Å의 층간 절연막을 얻기 위해서는 초기에 대략 15000Å의 두께 이상이 필요하다고 알려져 있다. 따라서, 본 발명의 실시예의 경우 초기의 층간 절연막(도 1의 500)을 보다 얇은 두께로 형성하는 것을 가능케 한다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 단차진 층간 절연막의 상대적으로 높은 표면 높이를 가지는 일부분을 선택적으로 플라즈마 처리하여 후속의 CMP 특성을 향상시킬 수 있다. 이에 따라, 플라즈마 처리된 층간 절연막 부분에서는 높은 연마율을 얻을 수 있고, 플라즈마 처리되지 않은 층간 절연막 부분은 초기의 유기 저유전 물질로 유지되므로 비교적 낮은 연마율을 나타내게 할 수 있다.
이와 같이, 서로 다른 연마율을 이용하여 층간 절연막의 연마에 의한 소모량을 최소화하며 평탄화된 층간 절연막을 구현할 수 있다. 그리고, 연마 종료막 등을 이용하는 것을 생략할 수 있어, 전체 공정의 단축을 구현할 수 있다.

Claims (13)

  1. 표면 상에 형성된 다양한 크기의 물질막 패턴에 의해서 단차진 표면을 가지는 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 단차진 표면을 따라 덮는 저유전 물질로 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 캐핑 절연막을 형성하는 단계;
    상기 캐핑 절연막 상을 부분 화학적 기계적 연마하여 상기 층간 절연막의 표면의 높이가 상기 층간 절연막의 다른 부분에 비해 상대적으로 높은 부분의 상기 층간 절연막을 선택적으로 노출하는 단계;
    상기 노출된 층간 절연막을 일정 깊이까지 플라즈마 처리하는 단계; 및
    상기 플라즈마 처리된 층간 절연막 및 캐핑 절연막 상을 전면 화학적 기계적 연마하여 전면 평탄화된 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  2. 제1항에 있어서, 상기 층간 절연막의 하부에,
    상기 물질막 패턴들간의 갭을 채우는 갭 필링용 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  3. 제2항에 있어서, 상기 갭 필링용 절연막은
    저유전 물질로 형성되는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  4. 제3항에 있어서, 상기 갭 필링용 절연막을 이루는 저유전 물질은
    실리콘 산화 불화물인 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  5. 제1항에 있어서, 상기 층간 절연막을 이루는 저유전 물질은
    실리콘-메틸기의 결합을 구성 내에 포함하는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  6. 제5항에 있어서, 상기 실리콘-메틸기의 결합은
    상기 플라즈마 처리에 의해서 실리콘-수산화기의 결합으로 전환되는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  7. 제6항에 있어서, 상기 플라즈마 처리는
    산소 가스 또는 일산화 이질소 가스로부터 여기되는 플라즈마를 사용하는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  8. 제1항에 있어서, 상기 층간 절연막을 이루는 저유전 물질은
    스핀 코팅법 또는 화학 기상 증착법으로 증착되는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  9. 제1항에 있어서, 상기 층간 절연막을 이루는 저유전 물질은
    비정질 카본 또는 비스 사이클로 부타디엔을 포함하는 유기 소오스와 실리콘 소오스로부터 형성되는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  10. 제1항에 있어서, 상기 캐핑 절연막은
    실리콘 산화물막으로 형성되는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  11. 제1항에 있어서, 상기 플라즈마 처리하는 단계는
    상기 캐핑 절연막을 마스크로 노출되는 상기 층간 절연막 부분에 선택적으로 수행되는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  12. 제1항에 있어서, 상기 전면 화학적 기계적 연마는
    상기 층간 절연막의 플라즈마 처리된 부분의 하부의 플라즈마 처리되지 않은 상기 층간 절연막 부분을 연마의 종료점으로 이용하는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
  13. 제12항에 있어서, 상기 층간 절연막의 상기 플라즈마 처리되는 부분의 하단부는
    적어도 상기 캐핑 절연막에 의해서 선택적으로 차폐되는 상기 층간 절연막부분의 표면 이하에 이르는 것을 특징으로 하는 반도체 장치의 절연막 평탄화 방법.
KR1019990038314A 1999-09-09 1999-09-09 반도체장치의 절연막 평탄화 방법 KR100307633B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990038314A KR100307633B1 (ko) 1999-09-09 1999-09-09 반도체장치의 절연막 평탄화 방법
US09/603,202 US6423639B1 (en) 1999-09-09 2000-06-26 Planarization method of insulating layer for semiconductor device
JP2000272941A JP2001127064A (ja) 1999-09-09 2000-09-08 半導体装置の絶縁膜平坦化方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990038314A KR100307633B1 (ko) 1999-09-09 1999-09-09 반도체장치의 절연막 평탄화 방법

Publications (2)

Publication Number Publication Date
KR20010026836A KR20010026836A (ko) 2001-04-06
KR100307633B1 true KR100307633B1 (ko) 2001-11-07

Family

ID=19610713

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990038314A KR100307633B1 (ko) 1999-09-09 1999-09-09 반도체장치의 절연막 평탄화 방법

Country Status (3)

Country Link
US (1) US6423639B1 (ko)
JP (1) JP2001127064A (ko)
KR (1) KR100307633B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10149916B4 (de) * 2001-10-10 2007-01-25 Infineon Technologies Ag Verfahren zum Planarisieren von Prozessflächen in Halbleitereinrichtungen
US20050087517A1 (en) * 2003-10-09 2005-04-28 Andrew Ott Adhesion between carbon doped oxide and etch stop layers
JP5251849B2 (ja) * 2009-11-30 2013-07-31 日立電線株式会社 接続材料および半導体装置の製造方法
US8822287B2 (en) * 2010-12-10 2014-09-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US10079153B2 (en) 2016-02-25 2018-09-18 Toshiba Memory Corporation Semiconductor storage device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07249626A (ja) 1994-03-10 1995-09-26 Toshiba Corp 半導体装置の製造方法
JPH09219448A (ja) * 1996-02-09 1997-08-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2001127064A (ja) 2001-05-11
US6423639B1 (en) 2002-07-23
KR20010026836A (ko) 2001-04-06

Similar Documents

Publication Publication Date Title
KR100378614B1 (ko) 금속리드사이에형성된에어갭을갖고있는다중레벨상호연결구조물
KR100372216B1 (ko) O.5 및 0.5 미크론 이하의 ulsi 회로용 인터레벨 유전체소자로서의수소실세큐옥산계유동가능한산화물
JP3974023B2 (ja) 半導体装置の製造方法
US6255732B1 (en) Semiconductor device and process for producing the same
US20090140418A1 (en) Method for integrating porous low-k dielectric layers
KR100307633B1 (ko) 반도체장치의 절연막 평탄화 방법
US6348415B1 (en) Planarization method for semiconductor device
KR100324148B1 (ko) 반도체장치의제조방법
US6043147A (en) Method of prevention of degradation of low dielectric constant gap-fill material
US6274480B1 (en) Method of Fabricating semiconductor device
KR100476371B1 (ko) 금속층간의평탄화절연막형성방법
US5920791A (en) Method of manufacturing intermetal dielectrics for sub-half-micron semiconductor devices
KR100659394B1 (ko) 절연막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
KR100990577B1 (ko) 반도체 소자의 소자분리막 및 그 제조방법
KR100444310B1 (ko) 반도체소자의소자분리막제조방법
KR100588636B1 (ko) 반도체 소자의 층간 절연막 제조 방법
KR100637095B1 (ko) 반도체 소자의 제조방법
KR100459063B1 (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법
KR100596430B1 (ko) 반도체소자의 층간절연막의 화학적 기계적 연마방법
KR100315026B1 (ko) 반도체소자의금속배선형성방법
KR20040069769A (ko) 반도체 소자의 제조방법
KR20040077412A (ko) 반도체 장치의 박막 형성 방법, 층간 절연막 형성 방법 및평탄화 방법.
KR20030049584A (ko) 절연막 형성방법
JP3996859B2 (ja) 半導体装置およびその製造方法
KR100207476B1 (ko) 화학기계적 폴리싱에 의한 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120816

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130805

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140808

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee