KR100294647B1 - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

Info

Publication number
KR100294647B1
KR100294647B1 KR1019980025260A KR19980025260A KR100294647B1 KR 100294647 B1 KR100294647 B1 KR 100294647B1 KR 1019980025260 A KR1019980025260 A KR 1019980025260A KR 19980025260 A KR19980025260 A KR 19980025260A KR 100294647 B1 KR100294647 B1 KR 100294647B1
Authority
KR
South Korea
Prior art keywords
film
nitride film
semiconductor device
manufacturing
silicon oxynitride
Prior art date
Application number
KR1019980025260A
Other languages
English (en)
Other versions
KR20000003952A (ko
Inventor
송한상
임찬
구자춘
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019980025260A priority Critical patent/KR100294647B1/ko
Publication of KR20000003952A publication Critical patent/KR20000003952A/ko
Application granted granted Critical
Publication of KR100294647B1 publication Critical patent/KR100294647B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 BPSG과 질화막 간의 스트레스 발생을 방지하여 크랙 등의 결함을 방지할 수 있는 반도체 소자 제조방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 BPSG막과 질화막 사이에 스트레스 버퍼층으로서 TEOS와 SiON과 같은 층을 도입하여 열팽창 차이에 의한 질화막 스트레스를 완화시키며, 또한 LPCVD 대신 PECVD로 질화막을 증착하므로써, 질화막 자체의 스트레스를 작게하여 질화막의 균열을 방지한다.

Description

반도체소자 제조방법
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 BPSG(borophospho silicate glass)막과 질화막 간의 스트레스를 방지하기 위한 반도체소자 제조방법에 관한 것이다.
잘 알려진 바와 같이, 반도체소자를 제조함에 있어, BPSG막과 실리콘질화막이 접합된 상태에서 약 700℃ 이상의 고온 후속 공정을 실시해야 하는 경우가 발생한다. 예를 들어 디램(DRAM) 제조 공정중 캐패시터 스토리지노드 콘택을 자기정렬콘택(SAC : self-aligned contact) 공정으로 구현할 경우, 하부의 평탄화 층간절연막인 BPSG막 상에는 배리어(barrier) 혹은 스페이서(spacer)로서 BPSG막과 식각 선택비가 높은 질화막을 사용하게 된다. 그리고, 이후에 캐패시터 유전체로서, 열산화막 또는 열질화막을 형성하여야 함으로 고온 공정이 수반되게 된다.
그런데, LPCVD에 의한 실리콘질화막과 BPSG막 간의 열팽창계수는 약 10배 정도 차이가 나는 등, BPSG막과 실리콘질화막은 큰 열 팽창계수를 갖기 때문에 두 물질이 접합된 경우 그 계면은 심한 스트레스를 받게 된다. 이와 같은 상태에서 800℃ 정도의 고온 공정을 실시하는 경우, 스트레스를 받는 계면에서는 크랙(crack)이 발생되는 문제가 발생된다. 크랙이 발생되면 세정공정, 증착공정 등과 같은 후속 공정을 진행할 수 없다.
다시 언급하면, 최근 디자인 룰(design rule)이 작아지면서 콘택의 미스얼라인(miss-align)에 대한 여유도가 작아짐에 따라 자기정렬콘택 공정을 필수적으로 사용해야 하는데, 콘택식각시 질화막을 식각배리어로 사용하는 경우, 질화막이 웨이퍼상 남아 있게 되어 보통 하부 층간산화막인 BPSG막과 접합하게 되어 있다. 따라서, BPSG막과 질화막 간의 접합부분에서 발생되는 크랙은 셀(cell) 지역이 아닌 패턴이 없는 넓은 면적에서 심하다. 이러한 크랙 문제를 근본적으로 제거하기 위해서는 배리어용 질화막을 증착 후 셀 지역의 이외의 부분에 존재하는 질화막을 마스크 및 식각공정, 그리고 세정공정을 거쳐 제거해야 하는데, 추가로 들어가는 마스크 제작 문제와 여러 가지 복잡한 공정을 거침에 따라 동반되는 파티클(particle) 발생 문제, 단차 문제 등, 시간적, 기술적, 경제적 문제 등을 동반하게 된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, BPSG과 질화막 간의 스트레스 발생을 방지하여 크랙 등의 결함을 방지할 수 있는 반도체 소자 제조방법을 제공함을 그 목적으로 한다.
도1a 내지 도1e는 본 발명의 일실시예를 개략적으로 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 워드라인
3 : BPSG막 4 : TEOS막
5 : 비트라인 폴리실리콘막 6 : ARC막
7 : 마스크산화막 8 : SiON
9 : PECVD 질화막
상기 목적을 달성하기 위한 본 발명은, 소정 공정이 완료된 기판 상에 BPSG막을 형성하는 단계; 상기 BPSG막 상에 스트레스 완충을 위하여 TEOS막과 실리콘산화질화막을 형성하는 단계; 및 상기 실리콘산화질화막 상에 플라즈마화학기상증착에 의해 질화막을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1e는 본 발명의 일실시예를 개략적으로 나타내는 공정 단면도이다. 본 실시예에서는 본 발명이 DRAM 제조공정중 캐패시터의 스토리지노드를 자기정렬방식으로 콘택할 때 적용된 일예를 보여주는 것이다.
먼저, 도1a는 반도체기판(1) 상에 워드라인(2)을 형성하고, 층간절연막으로 BPSG막(3)을 증착 및 플로우(flow)하여 평탄화 시킨 상태이다.
이어서, 도1b와 같이, 스트레스 버퍼층으로써 TEOS막(4)을 1500∼2000Å 증착한다. 도면에 도시되지 않았지만 TEOS막(4)을 증착하기전에 스토리지노드 콘택용 폴리실리콘 플러그(4)를 형성하는 공정이 수반되게 된다.
이어서, 도1c와 같이, 상기 TEOS막(4)과 BPSG막(3)을 선택식각(마스크 및 식각)하고 폴리실리콘막(5)을 증착하므로써 비트라인 콘택을 실시한 다음, 폴리실리콘막(5) 상에 ARC(Anti Reflective Coating)막(6)과 마스크산화막(7)을 형성한다. ARC막(6)과 마스크산화막(7)은 고집적소자 제조시 필요한 것으로, ARC막(6)과 마스크산화막(7)의 형성을 생략하여도 무방하다.
이어서, 도1d와 같이, 비트라인 마스크 및 식각공정으로 마스크산화막(7), ARC막(6) 및 폴리실리콘막(5)을 식각하여 비트라인 패턴을 형성한 다음, 스트레스 버퍼링을 위해 실리콘산화질화막(SiON)(8)을 형성한다. 실리콘산화질화막(SiON)은 CVD 증착하여 형성하는바 구체적인 방법은 다음과 같다. 반응가스로는 SiH4와 N2O를 이용하며 분위기가스로는 He을 사용한다. 이때 SiH4, N2O 및 He 가스의 유량은 각각 80∼120, 80∼120, 2000 sccm으로 하는데, 각 반응가스의 유량 조절을 통하여 SiO2보다 Si3N4가 더 많이 함유되도록 실리콘산화질화막의 조성을 조절한다. 두께는 200∼500Å이 되도록 증착한다.
이어서, 도1e에 도시된 바와같이, 자기정렬콘택공정시 사용될 식각배리어층으로서 질화막(9)을 플라즈마 화학기상증착법(PECVD)으로 증착한다. 구체적인 공정조건은 다음과 같다. 반응가스로 SiH4와 NH3를 사용하며 분위기가스로는 N2가스를 사용한다. 이때 SiH4와 NH3의 유량은 각각 35∼55sccm으로 조절하며 N2의 유량은 4000∼5000sccm으로 한다. 반응시 챔버(Chamber)내 압력은 3.5∼5.5 Torr로 유지한다. 반응시 플라즈마 파워(Plasma Power)는 300∼500Watt로 유지한다. 반응시 증착온도는 450∼500℃로 유지한다. 그 증착두께는 400∼700Å으로 한다.
이후 공정에서 스토리지노드 콘택이 이루어지고, 800℃ 이상의 온도에서 질화막/산화막의 이중 유전체막의 산화공정이 실시되는데, 이때 식각배리어층인 질화막(9)은 BPSG막(3)과 직접적으로 접하지 않고, 그 사이에 TEOS막(4)과 실리콘산화질화막(8)이 존재하므로 스트레스에 의한 크랙 발생은 야기되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 BPSG와 질화막 간에 TEOS 및 SiON막과 같은 버퍼층을 도입하여 두 층사이의 열팽창 차이를 완화시키며, 상기 질화막도 PECVD법에 의해 증착하므로써 질화막 자체이 자체의 스트레스를 감소시키는 것으로, 후속 열처리 후에도 종래의 LPCVD에 의한 질화막과는 달리 크랙등이 발생되는 것을 방지할 수 있다.

Claims (7)

  1. 소정 공정이 완료된 기판 상에 BPSG막을 형성하는 단계;
    상기 BPSG막 상에 스트레스 완충을 위하여 TEOS막과 실리콘산화질화막을 형성하는 단계; 및
    상기 실리콘산화질화막 상에 플라즈마화학기상증착에 의해 질화막을 형성하는 단계
    를 포함하여 이루어진 반도체소자 제조방법.
  2. 제1항에 있어서,
    상기 실리콘산화질화막의 형성시, 반응가스로 SiH4와 N2O를 사용하며 분위기가스로 He을 사용하는 반도체소자 제조방법.
  3. 제2항에 있어서,
    상기 실리콘산화질화막의 형성시, 상기 반응가스의 유량 조절을 통해 SiO2보다 Si3N4가 더 많이 함유되도록 상기 실리콘산화질화막의 조성을 조절하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제1항 내지 제3항중 어느한 항에 있어서,
    상기 실리콘산화질화막을 200∼500Å의 두께로 형성하는 반도체소자 제조방법.
  5. 제1항에 있어서,
    상기 질화막 형성시, 반응가스로 SiH4와 NH3를 사용하며 분위기가스로는 N2가스를 사용하는 반도체소자 제조방법.
  6. 제5항에 있어서,
    상기 질화막 형성시, 상기 SiH4와 NH3의 유량은 각각 35∼55sccm으로 하고 N2의 유량은 4000∼5000sccm으로 하며, 반응시 챔버(Chamber)내 압력은 3.5∼5.5 Torr로 하고, 플라즈마 파워(Plasma Power)는 300∼500Watt로 하며, 증착온도는 450∼500℃로 하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제5항에 있어서,
    상기 질화막을 400∼700Å 두께로 형성하는 반도체소자 제조방법.
KR1019980025260A 1998-06-30 1998-06-30 반도체소자 제조방법 KR100294647B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980025260A KR100294647B1 (ko) 1998-06-30 1998-06-30 반도체소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980025260A KR100294647B1 (ko) 1998-06-30 1998-06-30 반도체소자 제조방법

Publications (2)

Publication Number Publication Date
KR20000003952A KR20000003952A (ko) 2000-01-25
KR100294647B1 true KR100294647B1 (ko) 2001-08-07

Family

ID=19541747

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980025260A KR100294647B1 (ko) 1998-06-30 1998-06-30 반도체소자 제조방법

Country Status (1)

Country Link
KR (1) KR100294647B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010074387A (ko) * 2000-01-25 2001-08-04 황 철 주 실리콘질화막 형성방법

Also Published As

Publication number Publication date
KR20000003952A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
US6372672B1 (en) Method of forming a silicon nitride layer in a semiconductor device
JP3967567B2 (ja) 半導体装置およびその製造方法
KR20030093575A (ko) 고선택성 질화막을 이용한 캐패시터 제조방법
EP0909461B1 (en) Method for simplifying the manufacture of an interlayer dielectric stack
JPH09116009A (ja) 接続孔の形成方法
KR100294647B1 (ko) 반도체소자 제조방법
KR19990000815A (ko) 비트라인의 산화를 방지하기 위한 반도체 메모리장치의 제조방법
JP2000200786A (ja) 絶縁膜の形成方法
KR20010051285A (ko) 평탄화와 간극 충전을 강화시키기 위한ｈｓｑ/ｐｅｔｅｏｓ ｉｌｄ 스택 위의 ｈｄｐ 캡핑층또는 폴리쉬층
KR100780607B1 (ko) 반도체 소자의 제조 방법
KR20040002301A (ko) 반도체 소자의 제조 방법
US5920791A (en) Method of manufacturing intermetal dielectrics for sub-half-micron semiconductor devices
KR100382543B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100402242B1 (ko) 반도체 소자 제조방법
KR100472518B1 (ko) 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법
KR100438660B1 (ko) 반도체소자의 콘택홀 형성방법
KR20030049159A (ko) 반도체 소자 제조 방법
KR100256232B1 (ko) 반도체소자의층간절연막형성방법
US20030045099A1 (en) Method of forming a self-aligned contact hole
KR19990057863A (ko) 실리콘산화막과 실리콘질화막 간의 스트레스에 의한 균열 방지를 위한 반도체 소자 제조방법
KR100314275B1 (ko) 반도체소자의제조방법
US7589006B2 (en) Method for manufacturing semiconductor device
KR19990015185A (ko) 반도체 장치의 제조방법
KR20040080596A (ko) 반도체 소자의 비트라인 형성방법
KR100265360B1 (ko) 반도체장치의보호막형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee