JP3967567B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わり、特に配線間の絶縁膜として弗素添加酸化珪素膜を用いた半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
従来より半導体装置においては、配線間を電気的に隔離するための絶縁膜としてSiO2 膜が用いられる。この種のSiO2 膜としては、シラン(SiH4 )やテトラエトキシシラン(TEOS)等のガスを原料として減圧または常圧の化学気相成長法(CVD)によって形成されたものが主に用いられている。特に、TEOSとO2 を用いたプラズマ化学気相成長法によるSiO2 膜は、400℃程度の低温で形成できることから多用されている。さらに、CVD法は他の薄膜形成法に比べ、反応ソースとして高純度のガスを用いることが多く、高品質膜を得ることができる。
【0003】
ところで、近年素子の微細化に伴い信号伝達の遅延が懸念されるようになってきた。これは、素子の微細化に伴い配線の間隔が狭くなることによって、配線−配線問の容量が増大し、信号の伝達が遅延するという問題である。この信号伝達の遅延は、半導体装置の性能向上を妨げる要因の一つになる。このため、配線間にある絶縁膜の誘電率をできるだけ低下させることが必要である。
【0004】
そこで、誘電率を低減するために、近年、弗素添加酸化珪素膜(FSG膜)の開発が、平行平板型CVD法や高密度プラズマCVD法(HDP−CVD)により行われている。高密度プラズマの生成法としては、例えばECR、ICPコイルまたはヘリコン波を用いた方法が報告されている。
【0005】
図8に、従来のFSG膜を用いたCu多層配線の断面図を示す。図において、81はFSG膜、82はバリアメタル膜、83は下層のCu配線、84はシリコン窒化膜、85はFSG膜、86はバリアメタル膜、87は上層のCu配線、88はシリコン窒化膜をそれぞれ示している。Cu配線83,87はデュアルダマシン配線である。
【0006】
FSG膜は、従来からの報告のように弗素(F)の濃度が高くなるほど低誘電率化が進むが、同時に吸湿性が高くなる。FSG膜81,85の吸湿性が高くなり、FSG膜81,85中に水分(H2 O)が取り込まれる。そして、水分起因のHとFSG膜81,85中のFとが反応し、FSG膜81,85からHFが遊離する。
【0007】
水分が取り込まれなくても、FSG膜81自身に存在するHによってもHFは生じ、さらにシリコン窒化膜84,88中の水素(H)や水分(H2 O)とFSG膜81,85中の過剰なFとが反応することでも生じる。FSG膜81,85、シリコン窒化膜84,88中にHが存在するのは、原料ガスとしてシランやアンモニア等のHを含むものを使用し、そのHがFSG膜81,85、シリコン窒化膜84,88中に混入するからである。
【0008】
上記HFは、Cu配線83,87あるいはバリアメタル膜82,86の腐食や、Cu配線83,87,11と絶縁膜81,84,85,88との密着性の劣化を引き起こす。そして、これらの腐食や、密着性の劣化は、膜の剥がれやボンディング耐性の劣化、信頼性の低下というより大きな問題を引き起こす原因となる。
【0009】
【発明が解決しようとする課題】
上述の如く、信号遅延を防止するために、配線間の低誘電率の絶縁膜としてFSG膜を用いることが提案されている。しかし、FSG膜は吸湿性が高く、配線あるいはバリアメタル膜の腐食や膜剥がれを引き起こすHFが発生するという問題がある。
【0010】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、HFの影響を軽減できる、配線間の絶縁膜として弗素添加酸化珪素膜を用いた多層配線を備えた半導体装置およびその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【0012】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、線間に層間絶縁膜の表面が表出するように半導体基板上に形成された第1の金属配線と、前記層間絶縁膜上に設けられ、前記第1の金属配線を構成する金属の拡散を防止する拡散防止膜と、前記拡散防止膜上に設けられた窒素添加酸化珪素膜と、前記窒素添加酸化珪素膜上に設けられた弗素添加酸化珪素膜と、線間に前記弗素添加酸化珪素膜の表面が表出するように半導体基板上に形成され、前記第1の金属配線と電気的に接続された第2の金属配線とを備えていることを特徴とする。
【0013】
このような構成であれば、弗素添加酸化珪素膜から遊離した弗素(F)を窒素添加酸化珪素膜中に吸収でき、FとHとが反応して生成されるHFの量を少なくできるので、HFの影響を軽減できるようになる。
【0014】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【0015】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。
【0016】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るCu多層配線の製造工程を示す断面図である。
【0017】
図1(a)は、周知のダマシンプロセスを用いて形成した第1のCu配線層を示している。この第1のCu配線層は、表面に配線溝を有する層間絶縁膜1と、配線溝の底面および側面を覆う第1のバリアメタル膜2と、配線溝内に埋め込まれた第1のCu配線3と、第1の層間絶縁膜1上に設けられたCu拡散防止膜としての第1のシリコン窒化膜4とから構成されている。
【0018】
上記第1のCu配線層は図示しないSiウェハ上に形成されている。層間絶縁膜1は例えばFSG膜である。この場合、層間絶縁膜1の下に後述する窒素添加酸化珪素膜を予め形成しておく。
【0019】
次に、図1(b)に示すように、第1の層間絶縁膜1上に第1の窒素添加酸化珪素膜(以下、SiON膜と表記する。)5を形成する。
【0020】
SiON膜5は、例えば図2に示す平行平板型CVD装置を用いて形成する。図において、20はAl等の金属からなる反応容器を示しており、反応容器20の上部には、SiH4 ,SiF4 ,N2 0,N2 ,NH3 などの原料ガスを導入するための原料ガス導入部21が設けられている。上記原料ガスは図示しないマスフローコントローラ(MFC)にて流量を制御され、その後ガス分散板22を通して均一に分散し、反応容器20内に供給される。
【0021】
ガス分散板22は同時にRF電極となっており、RF電源23の一端に接続されている。RF電源23の他端は接地されている。このRF電源23に電力を印加することにより、容量結合で反応容器20内の空間に電力が供給され、プラズマが発生する。
【0022】
基板接地電極24はサセプタとしてSiウェハ25を保持することが可能となっており、リフト機構が付随していることにより上部電極であるガス分散板22とSiウェハ25との間の距離を制御できるようになっている。さらに、基板接地電極24は、ヒーター26を備えており、450℃程度までSiウェハ25の温度を制御できるようになっている。
【0023】
また、反応容器20にはドライポンプ27が接続されており、反応容器20内を真空にすることができ、またスロットルバルブ28により反応容器20内の圧力を制御できるようになっている。
【0024】
次に、図2に示した平行平板型CVD装置を用いたSiON膜5の形成方法について説明する。
【0025】
まず、Siウェハ25を反応容器20内に導入し、基板接地電極24上に保持し、次に原料ガスとして例えばSiH4 ガスを50SCCM、N2 Oを500SCCM,N2 を3000SCCMの条件で反応容器20内に導入し、反応容器20内の圧力を400Pa(=3torr)程度に制御する。そして、圧力とガス流量が安定したところで、RF電源23に350Wの電力を印加し、10〜100nm程度の厚さのSiON膜5を形成する。
【0026】
次に、図1(b)に示すように、SiON膜5上にFSG膜6を形成する。FSG膜6の具体的な形成方法は以下の通りである。
【0027】
まず、図2に示した平行平板型CVD装置の反応容器20内にSiウェハ25を導入し、基板接地電極24上に保持する。次に、原料ガスとして例えばSiH4 を100SCCM、N2 Oを2500SCCM、SiF4 を200SCCMの条件で反応容器20内に導入し、反応容器20内の圧力を667Pa(=5torr)程度に制御する。そして、圧力とガス流量が安定したところで、RF電源23に1500Wの電力を印加し、弗素濃度が4〜12atomic%のFSG膜6を所望の層間膜厚に合わせて100〜1500nm程度成膜を行う。
【0028】
次に、図1(b)に示すように、FSG膜6上に第2のSiON膜7を形成する。SiON膜7の具体的な形成方法は以下の通りである。
【0029】
まず、図2に示した平行平板型CVD装置の反応容器20内にSiウェハ25を導入し、基板接地電極24上に保持する。次に、原料ガスとして例えばSiH4 を50SCCM、N2 Oを500SCCM,N2 を3000SCCMの条件で反応容器20内に導入し、反応容器20内の圧力を400Pa(=3torr)程度に制御する。そして、圧力とガス流量が安定したところで、RF電源23に350Wの電力を印加し、200〜300nm程度の厚さのSiON膜7を形成する。
【0030】
次に、図1(c)に示すように、シリコン窒化膜4、SiON膜5、FSG膜6およびSiON膜7の積層絶縁膜を周知のフォトリソグラフィおよびRIE(Reactive Ion Etching)を用いて加工し、積層絶縁膜4〜7の表面に配線溝8を形成するとともに、配線溝8の底からCu配線3の表面に達する接続孔9を形成する。配線溝8はSiON膜7を貫通し、配線溝8の底はFSG膜6内にある。
【0031】
配線溝8と接続孔9を形成する順序はどちらが先でも良い。接続孔9を先に形成する場合、まず、SiON膜7上に接続孔9に対応した窓を有するフォトレジストパターンを形成し、これをマスクにして積層絶縁膜4〜7をRIE法にてエッチングし、接続孔9を形成する。次に、上記フォトレジストパターンを剥離した後、SiON膜7上に配線溝8に対応した窓を有するレジストパターンを形成し、これをマスクにしてFSG膜6およびSiON膜7をRIE法にてエッチングし、配線溝8を形成する。
【0032】
次に、図1(c)、図1(d)に示すように、配線溝8および接続孔9の表面を被覆するように、第2のバリアメタル膜10を全面に堆積し、続いて配線溝8および接続孔9の内部を埋め込むように、接続プラグおよび第2のCu配線としてのCu膜11を全面に堆積する。
【0033】
第2のバリアメタル膜10は、例えばスパッタリング法またはMOCVD法により形成する。一方、Cu膜11の形成方法は、例えば以下の通りである。すなわち、スパッタリング法によりメッキシードとしてのCu薄膜を堆積し、その後メッキ法により所望の厚さになるまで配線本体としてのCu膜をCu薄膜上に堆積する。
【0034】
次に、図1(e)に示すように、配線溝8および接続孔9の外部のCu膜11およびバリアメタル膜10をCMP(Chemical Mechanical Polishing)法により除去するとともに、表面を平坦化する。Cu膜11の残膜厚は200〜1000nm程度である。このようにして、第1のCu配線3と電気的に接続する線間の接続プラグおよび第2のCu配線11が完成する。ここでは、Cu配線11はデュアルダマシン配線であるが、いわゆるシングルダマシン配線としても良い。同様に、Cu配線3もデュアルダマシン配線またはシングルダマシン配線でも良い。また、配線溝8および接続孔9の外部のCu膜11およびバリアメタル膜10をCMP法により除去する際に、ウェハ面内でのポリッシングマージン等を考慮して、SiON膜7の一部を除去しても構わない。
【0035】
この後、図1(f)に示すように、Cu拡散防止膜としての第2のシリコン窒化膜12を、SiON膜7、バリアメタル膜10およびCu配線11上に形成する。
【0036】
図3および図4は、それぞれ、本実施形態のSiON膜を含まない試料と含む試料とをファーネスアニール炉によりN2ガス大気圧雰囲気にて450℃、2時間加熱したときのSi、H、FおよびOの拡散プロファイルを示している。このとき、SiON膜5,7の633nmのHe−Neレーザにて測定した屈折率は、1.52である。なお、図3、図4の拡散プロファイルの上には試料の断面図も示してある。図1と対応する部分には図1と同一符号を付してある。
【0037】
図3から分かるように、SiON膜5,7を含まない場合、シリコン窒化膜4,12/FSG膜6の界面にFの高濃度パイルアップが見られる。その理由は、FSG膜6中に含まれる遊離Fが熱工程により上記界面に移動したからだと考えられる。
【0038】
一方、図4から、SiON膜5,7を含む場合、シリコン窒化膜4,12/SiON膜5,7の界面、およびSiON膜5,7/FSG膜6の界面にFの高濃度パイルアップは見られない。その理由は、FSG膜6中に含まれる遊離Fが上下層のSiON膜5,7中に拡散し、そこに溜まるからである。
【0039】
したがって、本実施形態によれば、FSG膜6中に含まれる遊離FをSiON膜5,7中に十分に吸収でき、FとHとが反応して生成されるHFの量を十分に減らすことができる。これにより、FSG膜6中に形成されたCu配線3,11やバリアメタル膜2,10の腐食を防止できるようになる。また、Cu配線11やバリアメタル膜10と絶縁膜4,5,6,7,12の密着性の低下を防止でき、図1(e)のCMP工程時や、加熱を伴う工程における膜剥がれを防止できる。加熱を伴う工程は、例えばCu配線3,11のグレインサイズを大きくするためのアニール、Cu配線11の後に形成する絶縁膜の成膜に伴う加熱、MOSトランジスタのしきい値電圧を揃えるためのアニールがあげられる。
【0040】
図5は、SiON膜5,7の633nmのHe−Neレーザにて測定した屈折率とファーネスアニール炉によりN2 ガス大気圧雰囲気にて450℃、0〜20分加熱したときの弗素の拡散膜厚を示す。
【0041】
図5から、SiON膜5,7の屈折率が1.47の場合、すなわち屈折率が低い場合、Fの拡散膜厚が厚くなることが分かる。その理由は、余剰遊離Fを吸収しきれないからだと考えられる。Fの拡散膜厚が厚くなると、密着性が低下する。一方、屈折率が1.50以上の場合、Fの拡散膜厚は十分に薄くなることが分かる。したがって、SiON膜5,7の屈折率は1.50以上であることが望ましい。
【0042】
また、SiON膜5,7の屈折率が高い場合、SiON膜5,7の比誘電率は高くなる。これは、配線間・配線層間の容量の増加を招き、半導体装置の動作速度を低下させる。したがって、SiON膜5,7の屈折率は1.55以下であることが望ましい。
【0043】
図6は、SiON膜の屈折率(Refractive Index)とN組成(composition)との関係を示す図である。これは、XPS(X-ray Photoelectron Spectroscopy:X線電子分光法 )にて求めたものである。図6から、屈折率1.50はN組成6に対応し、屈折率1.55はN組成10.5(atomic%)に対応することが分かる。したがって、屈折率1.50〜1.55のSiON膜を得るためには、窒素原料等を制御し、窒素濃度が6〜10.5(atomic%)のSiON膜を形成すれば良い。
【0044】
以降、本実施形態の積層絶縁膜5〜12の形成とバリアメタル膜10およびCu配線11の形成を繰り返し行い、4〜8層からなる多層Cu配線を形成することにより、Cu配線11やバリアメタル膜10と積層絶縁膜5〜12の密着性が向上し、熱的安定性・機械的強度を確保できる半導体装置を実現できるようになる。
【0045】
(第2の実施形態)
図7は、本発明の第2の実施形態に係るCu多層配線の製造工程を示す断面図である。なお、図1と対応する部分には図1と同一符号を付してあり、詳細な説明は省略する。本実施形態が第1の実施形態と異なる点は、第2のSiON膜7は製造途中では存在するが最終構造では無いことである。
【0046】
まず、図7(a)に示すように、第1のシリコン窒化膜4上に、第1の実施形態と同様に、SiON膜5、FSG膜6、SiON膜7を形成する。これらの膜5〜7の成膜方法、成膜装置、成膜条件は第1の実施形態と同じである。ただし、第1の実施形態ではSiON膜7の膜厚を200〜300nm程度としたが、ここでは50〜100nm程度とする。
【0047】
次に、図7(b)に示すように、第1の実施形態と同様に、配線溝8、接続孔9、バリアメタル膜10、Cu膜11を形成する。SiON膜7は50〜100nm程度の厚さなので、第1の実施形態に比べて、配線溝8、接続孔9を形成するための絶縁膜の加工が容易になり、かつ配線溝8、接続孔9の内部へのCu膜11の埋込みも容易になる。
【0048】
次に、図7(c)に示すように、配線溝8および接続孔9の外部のCu膜11およびバリアメタル膜10、ならびにSiON膜7をCMP法により除去するとともに、表面を平坦化する。SiON膜7は50〜100nm程度の厚さなので、SiON膜7は容易に除去できる。
【0049】
次に、図7(d)に示すように、FSG膜6、バリアメタル膜10およびCu配線11上にシリコン窒化膜12を形成する。その後、第1の実施形態と同様に、積層絶縁膜5〜12の形成とバリアメタル膜10およびCu配線11の形成を繰り返し行い、4〜8層からなる多層Cu配線を形成する。
【0050】
本実施形態によれば、図7(c)の工程でSiON膜7を全て除去することにより、配線間や配線層間の容量の増加をより効果的に抑制する。その他、第1の実施形態と同様の効果が得られる。なお、SiON膜7は放置による吸湿などにより剥がれなどが生じなければ、成膜を省略しても良い。
【0051】
本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、Cu配線の場合について説明したが、Al配線等の他の金属配線でも良く、これらの金属配線はRIEを用いて加工されたものであっても良い。あるいは拡散防止膜として、シリコン窒化膜に代えてシリコン炭化膜を用いても構わない。
【0052】
また、Siウェハの代わりにSOIウェハ、SiGeウェハ等の他の半導体ウェハであっても良い。
【0053】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0054】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【0055】
【発明の効果】
以上詳説したように本発明によれば、HFの影響を軽減できる、配線間の絶縁膜として弗素添加酸化珪素膜を用いた多層配線を備えた半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るCu多層配線の製造工程を示す断面図
【図2】同Cu多層配線の製造に使用する平行平板型CVD装置を示す模式図
【図3】同実施形態のSiON膜を含まない試料およびそれをファーネスアニール炉によりN2ガス大気圧雰囲気にて加熱したときのSi、H、FおよびOの拡散プロファイルを示す図
【図4】同実施形態のSiON膜を含む試料およびそれをファーネスアニール炉によりN2ガス大気圧雰囲気にて加熱したときのSi、H、FおよびOの拡散プロファイルを示す図
【図5】SiON膜の633nmのHe−Neレーザにて測定した屈折率とファーネスアニール炉によりN2 ガス大気圧雰囲気にて加熱したときの弗素の拡散膜厚との関係を示す図
【図6】SiON膜の屈折率とN組成との関係を示す図
【図7】本発明の第2の実施形態に係るCu多層配線の製造工程を示す断面図
【図8】従来のFSG膜を用いたCu多層配線の断面図
【符号の説明】
1…層間絶縁膜
2…バリアメタル膜
3…Cu配線(第1の金属配線)
4…シリコン窒化膜(拡散防止膜)
5…SiON膜(第1の窒素添加酸化珪素膜)
6…FSG膜(弗素添加酸化珪素膜)
7…SiON膜(第2の窒素添加酸化珪素膜)
8…配線溝
9…接続孔
10…バリアメタル膜
11…Cu配線(第2の金属配線)
12…シリコン窒化膜
20…反応容器
21…原料ガス導入部
22…ガス分散板
23…RF電源
24…基板接地電極
25…Siウェハ
26…ヒーター
27…ドライポンプ
28…スロットルバルブ
Claims (10)
- 線間に層間絶縁膜の表面が表出するように半導体基板上に形成された第1の金属配線と、
前記層間絶縁膜上に設けられ、前記第1の金属配線を構成する金属の拡散を防止する拡散防止膜と、
前記拡散防止膜上に設けられた窒素添加酸化珪素膜と、
前記窒素添加酸化珪素膜上に設けられた弗素添加酸化珪素膜と、
線間に前記弗素添加酸化珪素膜の表面が表出するように半導体基板上に形成され、前記第1の金属配線と電気的に接続された第2の金属配線と
を具備してなることを特徴とする半導体装置。 - 線間に層間絶縁膜の表面が露出するように半導体基板上に形成された第1の金属配線と、
前記層間絶縁膜上に設けられ、前記第1の金属配線を構成する金属の拡散を防止する拡散防止膜と、
前記拡散防止膜上に設けられた第1の窒素添加酸化珪素膜と、
前記第1の窒素添加酸化珪素膜上に設けられた弗素添加酸化珪素膜と、
前記弗素添加酸化珪素膜上に設けられた第2の窒素添加酸化珪素膜と、
前記第2の窒素添加酸化珪素膜を貫通して、前記弗素添加酸化珪素膜に埋め込まれ、かつ前記第1の金属配線と電気的に接続された第2の金属配線と
を具備してなることを特徴とする半導体装置。 - 前記窒素添加酸化珪素膜の屈折率は、1.50以上1.55以下であることを特徴とする請求項1または2に記載の半導体装置。
- 前記窒素添加酸化珪素膜の窒素濃度は、6atomic%以上10.5atomic%以下であることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1および第2の金属配線を構成する金属は、銅またはアルミニウムであることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2の金属配線は、デュアルダマシン配線であることを特徴とする請求項1または2に記載の半導体装置。
- 前記層間絶縁膜は、弗素添加酸化珪素膜であることを特徴とする請求項1または2に記載の半導体装置。
- 表面に配線溝を有し、前記配線溝に第1の金属配線が埋め込まれた層間絶縁膜上に、前記第1の金属配線を構成する金属の拡散を防止する拡散防止膜を形成する工程と、
前記拡散防止膜上に窒素添加酸化珪素膜を形成する工程と、
前記窒素添加酸化珪素膜上に弗素添加酸化珪素膜を形成する工程と、
前記弗素添加酸化珪素膜に配線溝を形成するとともに、前記配線溝の底から前記第1の金属配線の表面に繋がる接続孔を前記弗素添加酸化珪素膜に開孔する工程と、
前記配線溝内に金属膜からなる第2の金属配線を形成するとともに、前記接続孔内に前記第2の金属配線と前記第1の金属配線とを電気的に接続する前記金属膜からなるプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 表面に配線溝を有し、前記配線溝に第1の金属配線が埋め込まれた層間絶縁膜上に、前記第1の金属配線を構成する金属の拡散を防止する拡散防止膜を形成する工程と、
前記拡散防止膜上に第1の窒素添加酸化珪素膜を形成する工程と、
前記第1の窒素添加酸化珪素膜上に弗素添加酸化珪素膜を形成する工程と、
前記弗素添加酸化珪素膜上に第2の窒素添加酸化珪素膜を形成する工程と、
前記第2の窒素添加酸化珪素膜と前記弗素添加酸化珪素膜に対し、前記第2の窒素添加酸化珪素膜を貫通する配線溝を形成するとともに、前記配線溝の底から前記第1の金属配線の表面に繋がる接続孔を前記第2の弗素添加酸化珪素膜に開孔する工程と、
前記配線溝および前記接続孔の内部を埋め込める厚さ以上の金属膜を、前記第2の窒素添加酸化珪素膜、前記配線溝および前記接続孔を含む領域上に形成する工程と、
前記配線溝および前記接続孔の外部の前記金属膜を除去し、前記配線溝内に前記金属膜からなる第2の金属配線を形成するとともに、前記接続孔内に前記第2の金属配線と前記第1の金属配線とを電気的に接続する前記金属膜からなるプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第2の金属配線を形成するとともに、前記プラグを形成する工程では、前記配線溝および前記接続孔の外部の前記金属膜の除去に引き続いて、前記第2の窒素添加酸化珪素膜を除去することを特徴とする請求項9に記載の半導体装置の製造方法。
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KR100790237B1 (ko) * | 2005-12-29 | 2008-01-02 | 매그나칩 반도체 유한회사 | 이미지 센서의 금속배선 형성방법 |
KR100751698B1 (ko) * | 2006-07-12 | 2007-08-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 구조물 및 이의 제조 방법 |
US7772625B2 (en) * | 2006-10-10 | 2010-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Image sensor having an RPO layer containing nitrogen |
KR100859480B1 (ko) | 2006-12-29 | 2008-09-24 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
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US7955994B2 (en) * | 2007-10-18 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device, semiconductor device, and electronic appliance |
US7948094B2 (en) * | 2007-10-22 | 2011-05-24 | Rohm Co., Ltd. | Semiconductor device |
JP2009088548A (ja) * | 2008-12-01 | 2009-04-23 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
CN102315116B (zh) * | 2010-06-30 | 2013-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种在晶圆上淀积掺氟氧化硅薄膜的方法 |
CN102815663B (zh) * | 2011-06-08 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
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Family Cites Families (14)
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JPS63177537A (ja) * | 1987-01-19 | 1988-07-21 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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TW374224B (en) * | 1998-04-03 | 1999-11-11 | United Microelectronics Corp | Dual damascene process for manufacturing low k dielectrics |
KR100278657B1 (ko) * | 1998-06-24 | 2001-02-01 | 윤종용 | 반도체장치의금속배선구조및그제조방법 |
US6300672B1 (en) * | 1998-07-22 | 2001-10-09 | Siemens Aktiengesellschaft | Silicon oxynitride cap for fluorinated silicate glass film in intermetal dielectric semiconductor fabrication |
US6255233B1 (en) * | 1998-12-30 | 2001-07-03 | Intel Corporation | In-situ silicon nitride and silicon based oxide deposition with graded interface for damascene application |
US6437424B1 (en) * | 1999-03-09 | 2002-08-20 | Sanyo Electric Co., Ltd. | Non-volatile semiconductor memory device with barrier and insulating films |
US6235633B1 (en) * | 1999-04-12 | 2001-05-22 | Taiwan Semiconductor Manufacturing Company | Method for making tungsten metal plugs in a polymer low-K intermetal dielectric layer using an improved two-step chemical/mechanical polishing process |
JP2001196373A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
US6391768B1 (en) * | 2000-10-30 | 2002-05-21 | Lsi Logic Corporation | Process for CMP removal of excess trench or via filler metal which inhibits formation of concave regions on oxide surface of integrated circuit structure |
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