JPS63177537A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS63177537A JPS63177537A JP826887A JP826887A JPS63177537A JP S63177537 A JPS63177537 A JP S63177537A JP 826887 A JP826887 A JP 826887A JP 826887 A JP826887 A JP 826887A JP S63177537 A JPS63177537 A JP S63177537A
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- refractive index
- film
- etching
- silicon oxynitride
- oxynitride film
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- Pending
Links
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子の製造方法に係り、特に、半導体
素子の接続用ホールの形成方法に関するものである。
素子の接続用ホールの形成方法に関するものである。
（従来の技術）
近年、半導体素子が微細化され、１個のチップに多数の
素子が搭載されるようになってきたため、ゲート電極間
を接続する配線の数が多くなり、多層配線が使用される
ようになってきた。この多層配線の上層と下層部、また
、電極部分と配線部分を接続するため絶縁膜に開けられ
るコンタクトホールやヴイアホール（ｖｉａ ｈｏｌｅ
）が必要である。このような、コンタクトホールやヴイ
アホールの加工には、反応性イオンエツチングが多く用
いられ、そのエツチング後の形状は垂直になっている。
素子が搭載されるようになってきたため、ゲート電極間
を接続する配線の数が多くなり、多層配線が使用される
ようになってきた。この多層配線の上層と下層部、また
、電極部分と配線部分を接続するため絶縁膜に開けられ
るコンタクトホールやヴイアホール（ｖｉａ ｈｏｌｅ
）が必要である。このような、コンタクトホールやヴイ
アホールの加工には、反応性イオンエツチングが多く用
いられ、そのエツチング後の形状は垂直になっている。
（発明が解決しようとする問題点）
しかし、素子の微細化につれ、コンタクトホールやヴイ
アホールの直径も微細化され、反応性イオンエツチング
による垂直な形状では、配線に使用される金属配線層の
被覆が十分でなく、穴の断差部での断線を生じたり、被
覆が薄くなるため、過度の電流によるエレクトロマイグ
レーシランを生じるといった問題点があった。
アホールの直径も微細化され、反応性イオンエツチング
による垂直な形状では、配線に使用される金属配線層の
被覆が十分でなく、穴の断差部での断線を生じたり、被
覆が薄くなるため、過度の電流によるエレクトロマイグ
レーシランを生じるといった問題点があった。
本発明は、上記問題点を除去し、以上述べたコンタクト
ホールやヴイアホールの形状を改善し、金属配線層の被
覆特性の向上を図ることを目的とする。
ホールやヴイアホールの形状を改善し、金属配線層の被
覆特性の向上を図ることを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、半導体装置の
電極部分と配線部分又は上層と下層の配線間の絶縁膜と
して、プラズマＣＶＤ法により生成した屈折率１．７〜
１．８５のシリコンオキシナイトライド膜を下層に、１
．５〜１，６のシリコンオキシナイトライド膜を上層に
連続的に成膜し、レジストパターンを形成後、その二層
膜をウェットエツチングによりテーパー状のエツチング
形状を得るようにしたものである。
電極部分と配線部分又は上層と下層の配線間の絶縁膜と
して、プラズマＣＶＤ法により生成した屈折率１．７〜
１．８５のシリコンオキシナイトライド膜を下層に、１
．５〜１，６のシリコンオキシナイトライド膜を上層に
連続的に成膜し、レジストパターンを形成後、その二層
膜をウェットエツチングによりテーパー状のエツチング
形状を得るようにしたものである。
（作用）
本発明によれば、上記のように、下層のシリコンオキシ
ナイトライド膜の屈折率を上層のシリコンオキシナイト
ライド膜の屈折率より高くし、異ならせるようにしたの
で、パターニング後のウェットエツチングにより、なだ
らかなテーパ形状を得ることができ、被覆特性に優れた
接続用ホールを形成することができる。
ナイトライド膜の屈折率を上層のシリコンオキシナイト
ライド膜の屈折率より高くし、異ならせるようにしたの
で、パターニング後のウェットエツチングにより、なだ
らかなテーパ形状を得ることができ、被覆特性に優れた
接続用ホールを形成することができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示す半導体素子の製造方法を
示す製造工程断面図である。
示す製造工程断面図である。
まず、第１図（ａ）に示されるように、シリコン基板１
に下層の金属配線のパターン形成後、プラズマＣＶＤ法
によりガスを５ｉＨａ、１５０ｓｃｃａ＋ｓ ）１２０
＋５００ｓｅｃ＋ａ、ＮＨ３１３ＳＬＭ、圧力１．０Ｔ
ｏｒｒＳＲＦ １５０Ｗ 、温度４００℃の条件で屈折
率１．８の第１のシリコンオキシナイトライド膜２を４
５００人堆積する。
に下層の金属配線のパターン形成後、プラズマＣＶＤ法
によりガスを５ｉＨａ、１５０ｓｃｃａ＋ｓ ）１２０
＋５００ｓｅｃ＋ａ、ＮＨ３１３ＳＬＭ、圧力１．０Ｔ
ｏｒｒＳＲＦ １５０Ｗ 、温度４００℃の条件で屈折
率１．８の第１のシリコンオキシナイトライド膜２を４
５００人堆積する。
次いで、第１図（ｂ）に示されるように、ガスをＳｉＨ
４＋１５０ｓｃｃｍ、 ＮｚＯ＋３．５ＳＬＭ、圧力１
．０Ｔｏｒｒ、 ＲＦ１５０Ｗの条件で同じ反応室で、
屈折率１．５の第２のシリコンオキシナイトライド膜３
を１５００人堆積する。
４＋１５０ｓｃｃｍ、 ＮｚＯ＋３．５ＳＬＭ、圧力１
．０Ｔｏｒｒ、 ＲＦ１５０Ｗの条件で同じ反応室で、
屈折率１．５の第２のシリコンオキシナイトライド膜３
を１５００人堆積する。
次いで、第１図（ｃ）に示されるように、レジスト４を
塗布する。
塗布する。
次に、第１図（ｄ）に示されるように、そのレジスト４
をパターニングし、レジストパターンを形成する。
をパターニングし、レジストパターンを形成する。
次に、ＢＨＦ（５０％フッ酸溶液とＮ）１．、Ｆ水溶液
との緩衝液）でエツチングを行うと、第１図（ｅ）に示
されるように、第１のシリコンオキシナイトライド膜２
と第２のシリコンオキシナイトライド膜３との屈折率の
差によりエッチ速度が異なり２段の傾斜面を有するサイ
ドエッチ量を行うことができる。
との緩衝液）でエツチングを行うと、第１図（ｅ）に示
されるように、第１のシリコンオキシナイトライド膜２
と第２のシリコンオキシナイトライド膜３との屈折率の
差によりエッチ速度が異なり２段の傾斜面を有するサイ
ドエッチ量を行うことができる。
即ち、ＢＨＦによるシリコンオキシナイトライド膜の屈
折率とエソチグ速度の関係を示すと、第２図のようにな
る。つまり、その屈折率が低くなる程エツチング速度は
速い。
折率とエソチグ速度の関係を示すと、第２図のようにな
る。つまり、その屈折率が低くなる程エツチング速度は
速い。
従って、本発明の場合は、屈折率１．５の第２のシリコ
ンオキシナイトライド膜３のエツチング速度が屈折率１
，８の第１のシリコンオキシナイトライド膜２のエツチ
ング速度よりも速いため、第１図（ｅ）に示されるよう
に、なだらかなテーバ状のサイドエツチングを行うこと
ができる。
ンオキシナイトライド膜３のエツチング速度が屈折率１
，８の第１のシリコンオキシナイトライド膜２のエツチ
ング速度よりも速いため、第１図（ｅ）に示されるよう
に、なだらかなテーバ状のサイドエツチングを行うこと
ができる。
なお、上記実施例では、ＢＨＦによるウェットエツチン
グによっているが、まず、ドライエツチングにより、垂
直にエツチングを行った後に、上記したウェットエツチ
ングを行うようにしても良い。
グによっているが、まず、ドライエツチングにより、垂
直にエツチングを行った後に、上記したウェットエツチ
ングを行うようにしても良い。
また、上記実施例では、第１のシリコンオキシナイトラ
イド膜２の屈折率を１．８としたが、その屈折率は１．
７〜１．８５でよく、また、第２のシリコンオキシナイ
トライド膜３の屈折率は１．５〜１．６の範囲をもって
足りる。
イド膜２の屈折率を１．８としたが、その屈折率は１．
７〜１．８５でよく、また、第２のシリコンオキシナイ
トライド膜３の屈折率は１．５〜１．６の範囲をもって
足りる。
更に、上記実施例では、シリコン基板１に下層の金属配
線のパターン形成後、第１のシリコンオキシナイトライ
ド膜２及び第２のシリコンオキシナイトライド膜３を形
成し、コンタクトホールを形成するようにしているが、
多層配線の上層と下層部間に第１のシリコンオキシナイ
トライド膜及び第２のシリコンオキシナイトライド膜を
形成して、ヴイアホールを形成するようにしてもよい。
線のパターン形成後、第１のシリコンオキシナイトライ
ド膜２及び第２のシリコンオキシナイトライド膜３を形
成し、コンタクトホールを形成するようにしているが、
多層配線の上層と下層部間に第１のシリコンオキシナイ
トライド膜及び第２のシリコンオキシナイトライド膜を
形成して、ヴイアホールを形成するようにしてもよい。
また、エツチングを行う場合に２つのシリコンオキシナ
イトライド膜の膜厚と屈折率を変えることによりサイド
エッチ量を制御することができる。
イトライド膜の膜厚と屈折率を変えることによりサイド
エッチ量を制御することができる。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。
うな効果を奏することができる。
（１）下層のシリコンオキシナイトライド膜の屈折率を
上層のシリコンオキシナイトライド膜の屈折率より高く
し、異ならせるようにしたので、バターニング後のウェ
ットエツチングにより、なだらかなテーパ形状を得るこ
とができ、被覆特性に優れたコンタクトホールやヴイア
ホールなどの接続用ホールを形成することができる。
上層のシリコンオキシナイトライド膜の屈折率より高く
し、異ならせるようにしたので、バターニング後のウェ
ットエツチングにより、なだらかなテーパ形状を得るこ
とができ、被覆特性に優れたコンタクトホールやヴイア
ホールなどの接続用ホールを形成することができる。
（２）上記に加えて、シリコンオキシナイトライド膜は
シリコン窒化膜の優れたパッシベーション効果と、シリ
コン酸化膜の下地基板との適合性の両方を備えており、
信頼性の高い半導体素子を提供することができる。
シリコン窒化膜の優れたパッシベーション効果と、シリ
コン酸化膜の下地基板との適合性の両方を備えており、
信頼性の高い半導体素子を提供することができる。
第１図は本発明の実施例を示す半導体素子の製造方法を
示す製造工程断面図、第２図はＢＨＦによるシリコンオ
キシナイトライド膜の屈折率とエッチグ速度の関係を示
す図である。 １・・・シリコン基板、２・・・第１のシリコンオキシ
ナイトライド膜、３・・・第２のシリコンオキシナイト
ライド膜、４・・・レジスト。
示す製造工程断面図、第２図はＢＨＦによるシリコンオ
キシナイトライド膜の屈折率とエッチグ速度の関係を示
す図である。 １・・・シリコン基板、２・・・第１のシリコンオキシ
ナイトライド膜、３・・・第２のシリコンオキシナイト
ライド膜、４・・・レジスト。
Claims (1)
- 【特許請求の範囲】 （ａ）下層の金属配線のパターン形成後、屈折率の高い
第１のシリコンオキシナイトライド膜と、屈折率の低い
第２のシリコンオキシナイトライド膜とを連続して形成
する工程と、 （ｂ）レジストを塗布後、パターニングを行う工程と、 （ｃ）パターンに基づきエッチングを行い、接続用ホー
ルを形成することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP826887A JPS63177537A (ja) | 1987-01-19 | 1987-01-19 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP826887A JPS63177537A (ja) | 1987-01-19 | 1987-01-19 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177537A true JPS63177537A (ja) | 1988-07-21 |
Family
ID=11688415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP826887A Pending JPS63177537A (ja) | 1987-01-19 | 1987-01-19 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177537A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102534A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置の形成方法 |
| JPH02135759A (ja) * | 1988-09-30 | 1990-05-24 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| KR19990057271A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체소자의 패턴형성용 하부막의 형성방법 |
| KR20020046693A (ko) * | 2000-12-15 | 2002-06-21 | 박종섭 | 반도체 소자의 콘택홀 형성방법 |
| US6951807B2 (en) | 2001-07-30 | 2005-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
-
1987
- 1987-01-19 JP JP826887A patent/JPS63177537A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135759A (ja) * | 1988-09-30 | 1990-05-24 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| JPH02102534A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置の形成方法 |
| KR19990057271A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체소자의 패턴형성용 하부막의 형성방법 |
| KR20020046693A (ko) * | 2000-12-15 | 2002-06-21 | 박종섭 | 반도체 소자의 콘택홀 형성방법 |
| US6951807B2 (en) | 2001-07-30 | 2005-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| KR100529663B1 (ko) * | 2001-07-30 | 2005-11-21 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
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