JPS5892234A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS5892234A JPS5892234A JP19114381A JP19114381A JPS5892234A JP S5892234 A JPS5892234 A JP S5892234A JP 19114381 A JP19114381 A JP 19114381A JP 19114381 A JP19114381 A JP 19114381A JP S5892234 A JPS5892234 A JP S5892234A
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- Japan
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- silicon nitride
- film
- insulating film
- wiring
- electrode wiring
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、とくに多層金属配線
の層間絶縁膜の形成法に関するものである。
の層間絶縁膜の形成法に関するものである。
第１図、第２図はこの種従来装置の製造方法における一
工程を示した断面図である。
工程を示した断面図である。
従来の層間絶縁膜の形成は、例えばＡｌＳｉ合金で形成
した電極配線上に、ＳｉＨ＊と０２を材料ガスとするＣ
ＶＤ法で約４８０℃程度の成長温度で５ｉ０２を成長さ
せていた。実際には１μｍ程度の厚い５ｉ０２は、クラ
ックを発生しやすい等の欠点があり、ノンドープの５Ｉ
Ｏｚではなく、リンを含んだリンガラスを成長させてい
る。しかしながら、５ｉ０２又は、リンガラス等の絶縁
膜（４）は、第１図に示すように、ＡｌＳｉ合金で形成
された電極配線０りのエツジの部分の形状１いわゆるス
テップカバレッジが良好でない。
した電極配線上に、ＳｉＨ＊と０２を材料ガスとするＣ
ＶＤ法で約４８０℃程度の成長温度で５ｉ０２を成長さ
せていた。実際には１μｍ程度の厚い５ｉ０２は、クラ
ックを発生しやすい等の欠点があり、ノンドープの５Ｉ
Ｏｚではなく、リンを含んだリンガラスを成長させてい
る。しかしながら、５ｉ０２又は、リンガラス等の絶縁
膜（４）は、第１図に示すように、ＡｌＳｉ合金で形成
された電極配線０りのエツジの部分の形状１いわゆるス
テップカバレッジが良好でない。
このため、絶縁膜（４）の上に形成する第２層の電極配
線（至）が、第２図に示すように、断線しやすいという
、全白的欠陥を有していた。
線（至）が、第２図に示すように、断線しやすいという
、全白的欠陥を有していた。
なお、第１図、第２図において、（１）は半導体基板、
（１０１）はこの基板（１）に形成された領域で、第１
の電極配線ＣＱが領域（１０１）に電気的に接続されて
いる。
（１０１）はこの基板（１）に形成された領域で、第１
の電極配線ＣＱが領域（１０１）に電気的に接続されて
いる。
このようなＡｌＳｉ ＊極配線エツジでのステップ・カ
バレッジを改良するため、ＣＶＤ法に種々の改良が加え
られ、常圧ＣＶＤに代り減圧ＣＶＤ 、さらには、プラ
ズマＣＶＤ等が使用されつつある。プラズマＣＶＤ法で
形成した絶縁膜のステップ・カバレッジは、従来法に比
して著るしく改善されている。このため、二層配線の場
合には、プラズマＣＶＤ法を用いて、かなり歩留りのい
い絶縁膜が形成できるようになった。
バレッジを改良するため、ＣＶＤ法に種々の改良が加え
られ、常圧ＣＶＤに代り減圧ＣＶＤ 、さらには、プラ
ズマＣＶＤ等が使用されつつある。プラズマＣＶＤ法で
形成した絶縁膜のステップ・カバレッジは、従来法に比
して著るしく改善されている。このため、二層配線の場
合には、プラズマＣＶＤ法を用いて、かなり歩留りのい
い絶縁膜が形成できるようになった。
しかしながら％ ＳｉＯ□又は、リンガラスの層間絶縁
膜では、スルーホールのエツチングに、ＨＦ系のエツチ
ング液を使用すると、絶縁膜下のＡｌＳｉまで、エツチ
ングされてしまうため、Ｃ３Ｆ８等の反応性ガスを用い
たイオンエツチングを使用する必要がある。反応性イオ
ンエツチングは装置の安定性マスクとなるホトレジスト
の耐性等に問題があり、完全に実用化されるには至って
いない。
膜では、スルーホールのエツチングに、ＨＦ系のエツチ
ング液を使用すると、絶縁膜下のＡｌＳｉまで、エツチ
ングされてしまうため、Ｃ３Ｆ８等の反応性ガスを用い
たイオンエツチングを使用する必要がある。反応性イオ
ンエツチングは装置の安定性マスクとなるホトレジスト
の耐性等に問題があり、完全に実用化されるには至って
いない。
また、プラズマＣＶＤで形成した窒化シリコン膜では、
内在するストレスが大きいため、１μｍ以上の厚い層間
絶縁膜を形成するとウェハが大きくなるという欠点を有
している。また窒化シリコン膜は誘電率が大きいため、
半導体装置の配線容量が大きくなり、スイッチング速度
の低下を招く等の欠点を有していた。
内在するストレスが大きいため、１μｍ以上の厚い層間
絶縁膜を形成するとウェハが大きくなるという欠点を有
している。また窒化シリコン膜は誘電率が大きいため、
半導体装置の配線容量が大きくなり、スイッチング速度
の低下を招く等の欠点を有していた。
本発明は、上記のような従来のものの欠点を除去するた
めになされたもので、プラズマＣＶＤ法で形成した薄い
窒化シリコン膜上に、ＣＶＤ法又は、減圧ＣＶＤ法で、
厚いリンガラスを形成し、かかる二層構造の層間絶縁膜
を形成することにより、ステップ・カバレッジが良好で
、かつスルーホールを容易に開口しうる半導体装置の製
造法を提供することを目的としている。
めになされたもので、プラズマＣＶＤ法で形成した薄い
窒化シリコン膜上に、ＣＶＤ法又は、減圧ＣＶＤ法で、
厚いリンガラスを形成し、かかる二層構造の層間絶縁膜
を形成することにより、ステップ・カバレッジが良好で
、かつスルーホールを容易に開口しうる半導体装置の製
造法を提供することを目的としている。
以下、本発明の一実施例を第８図、第４図について説明
する。
する。
第８図は本発明方法によって得られた半導体装置の断面
図である。
図である。
第８図において、（１）は拡散層（１０１）等が形成さ
れた半導体基体（２）は、５ｉＯｚＣ１１）はＡｌＳｉ
による電極配線、（６）はプラズマＣＶＤで形成した窒
化シリコン膜（６）はＣＶＤ法で形成したリンガラス膜
である。
れた半導体基体（２）は、５ｉＯｚＣ１１）はＡｌＳｉ
による電極配線、（６）はプラズマＣＶＤで形成した窒
化シリコン膜（６）はＣＶＤ法で形成したリンガラス膜
である。
第４図は本発明方法を工程順に示した断面図である。第
４図において、まず、第１層の電極配線（財）の形成さ
れた半導体基体（１）上にプラズマＣＶＤ法で窒化シリ
コン膜（５）を１０００〜８０００＾程度形成する（第
４図Ｂ）プラズマＣＶＤ法は、ステップ・カバレッジが
極めて良好であるため、ＡｌＳｉ電極配線ＯＤのエツジ
部分の急峻な段差をかなりなめらかにする作用がある。
４図において、まず、第１層の電極配線（財）の形成さ
れた半導体基体（１）上にプラズマＣＶＤ法で窒化シリ
コン膜（５）を１０００〜８０００＾程度形成する（第
４図Ｂ）プラズマＣＶＤ法は、ステップ・カバレッジが
極めて良好であるため、ＡｌＳｉ電極配線ＯＤのエツジ
部分の急峻な段差をかなりなめらかにする作用がある。
つぎに、ＣＶＤ又は、減圧ＣＶＤ法により、１，０〜２
．０ｐｍ程度の厚いリンガラス膜（６）を形成する。（
Ｃ）この際、リンガラス膜（６）の下には、薄いプラズ
マ窒化シリコン膜（５）があるので、ＡｌＳｉ配線（１
１）のエツジにおける段差部のステップ・カバ多ツジは
大幅に改善され、層間絶縁膜の上に形成する第２７１の
ｗｌｒｉ配線の断線は、完全に防止することができる。
．０ｐｍ程度の厚いリンガラス膜（６）を形成する。（
Ｃ）この際、リンガラス膜（６）の下には、薄いプラズ
マ窒化シリコン膜（５）があるので、ＡｌＳｉ配線（１
１）のエツジにおける段差部のステップ・カバ多ツジは
大幅に改善され、層間絶縁膜の上に形成する第２７１の
ｗｌｒｉ配線の断線は、完全に防止することができる。
つぎに、第１層と第２層の電極配線のコンタクトをとる
スルーホールを開口するため、写真製版で形成した、ホ
トレジスト（７）をマスクにＨＦ系のエツチング液で、
リンガラス膜（６）をエツチングする。■）、この際リ
ンガラス膜（６）の下には、ＨＦ系のエツチング液には
、犯されないプラズマ窒化シリコン膜（５）があるので
、エツチングはプラズマ窒化シリコンのところでストッ
プし、ＡｌＳｉの配線を犯すことは皆無である。つぎに
、ＣＦａガスによるプラズマ・エツチングで、プラズマ
窒化シリコン（５）をエツチングしてＡｌＳｉ配線Ｏυ
の表面を銀山させる。（ト））、ＣＦ、ガスによるプラ
ズマ・エツチングではＡｌＳｉ配線は全く犯されない。
スルーホールを開口するため、写真製版で形成した、ホ
トレジスト（７）をマスクにＨＦ系のエツチング液で、
リンガラス膜（６）をエツチングする。■）、この際リ
ンガラス膜（６）の下には、ＨＦ系のエツチング液には
、犯されないプラズマ窒化シリコン膜（５）があるので
、エツチングはプラズマ窒化シリコンのところでストッ
プし、ＡｌＳｉの配線を犯すことは皆無である。つぎに
、ＣＦａガスによるプラズマ・エツチングで、プラズマ
窒化シリコン（５）をエツチングしてＡｌＳｉ配線Ｏυ
の表面を銀山させる。（ト））、ＣＦ、ガスによるプラ
ズマ・エツチングではＡｌＳｉ配線は全く犯されない。
次にスルーホールの開口に用いたホトレジスト（７）を
除去し、第２層の電極配線材料をデポし、通常の写真製
版技術に従って、第２層の電極配線（至）を形成する。
除去し、第２層の電極配線材料をデポし、通常の写真製
版技術に従って、第２層の電極配線（至）を形成する。
便）こうして、ステップ・カバレッジが良好で、スルー
ホール開口のエツチングが極めて容易な二層構造の層間
絶縁膜を有する多層配線が得られる。
ホール開口のエツチングが極めて容易な二層構造の層間
絶縁膜を有する多層配線が得られる。
上記実施例では、二層配線を場合にとって説明したが、
三層配線あるいは、四層配線でも同様の効果を奏するこ
とはいうまでもない。また、三次元素子の層間絶縁膜と
しても同様の効果を奏する。
三層配線あるいは、四層配線でも同様の効果を奏するこ
とはいうまでもない。また、三次元素子の層間絶縁膜と
しても同様の効果を奏する。
以上のように、本発明によれば、プラズマ窒化シリコン
膜の上にＣＶＤリンガラス膜を形成した、二層構造の眉
間絶縁膜とすることにより、ステップ・カバレッジが良
好で、スルーホール開口エッチングが極めて容易な層間
絶縁膜を提供することができ、多層配線構造の半導体装
置にとって大きな利点を有している。
膜の上にＣＶＤリンガラス膜を形成した、二層構造の眉
間絶縁膜とすることにより、ステップ・カバレッジが良
好で、スルーホール開口エッチングが極めて容易な層間
絶縁膜を提供することができ、多層配線構造の半導体装
置にとって大きな利点を有している。
第１図は、従来のＣＶＤ法で形成したリンガラス膜によ
る層間絶縁膜のステップ・カバレッジを示す断面図。第
２図は、段差部での二層配線の断線状態を示す断面図。 第８図は本発明方法によって得られた半導体装置を示す
断面図であり、第４図は本発明方法による二層配線の形
成法を示す工程断面図である。 図中、（１）は半導体基体（１０１）は領域、（２）は
５ｉｎ２０υはＡｌＳｉ電極配線、（４）はリンガラス
膜、（５）はプラズマ窒化シリコン膜、（６）はＣＶＤ
リンガラス膜、（７）はホトレジスト、（至）は第２層
ＡｌＳｉ ’Ｍｌ極配線を示す。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 弁理士 葛 野 信 − 第１図 第２図 第３図 第４図 第４図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５６−１９１１４８号
２、発明の名称 半導体装置およびその製造方法
３、補正をする者 事件との関係 特許出願人 す、補正の対象 明細書の特許請求の範囲、発明の詳細な説明および図面
の簡単な説明の欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のとおり訂正する
。 （２）明細書をつぎのとおり訂正する。 特許請求の範囲 （１）半導体基体に設けられた領域に接続する第１の電
極配線、上記第１の電極配線を含む半導体基体上に形成
された窒化シリコン膜からなる第１絶縁膜、上記窒化シ
リコン膜上に形成され、この窒化シリコン膜より膜厚の
厚い酸化シリコン膜またはリンガラス膜からなる第２絶
縁膜、上記第２絶練膜上に形成され、上記第１絶縁膜と
第２絶縁膜に設けられた開孔部を介して上記第１の電極
配線に接続される第２の電極配線を備えた半導体装置。 （２）第１の電極配線の形成された半導体基体上にプラ
ズマＣＶＤ法又は、スパッタリング法で薄い窒化シリコ
ン膜からなる第１絶縁膜を形成し、その上に、ＣＶＤ法
、減圧ＣＶＤ法又はスパッタリング法又はプラズマＣＶ
Ｄ法等で、酸化シリコン膜又はリンガラス膜からなる第
２絶縁膜を形成し、しかる後に、上記第１および第２絶
縁膜の所望の位置に写真製版法により、スルーホールを
開口し、第２の電極配線を形成することを特徴とする゛
半導体装置の製造方法。
る層間絶縁膜のステップ・カバレッジを示す断面図。第
２図は、段差部での二層配線の断線状態を示す断面図。 第８図は本発明方法によって得られた半導体装置を示す
断面図であり、第４図は本発明方法による二層配線の形
成法を示す工程断面図である。 図中、（１）は半導体基体（１０１）は領域、（２）は
５ｉｎ２０υはＡｌＳｉ電極配線、（４）はリンガラス
膜、（５）はプラズマ窒化シリコン膜、（６）はＣＶＤ
リンガラス膜、（７）はホトレジスト、（至）は第２層
ＡｌＳｉ ’Ｍｌ極配線を示す。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 弁理士 葛 野 信 − 第１図 第２図 第３図 第４図 第４図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５６−１９１１４８号
２、発明の名称 半導体装置およびその製造方法
３、補正をする者 事件との関係 特許出願人 す、補正の対象 明細書の特許請求の範囲、発明の詳細な説明および図面
の簡単な説明の欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のとおり訂正する
。 （２）明細書をつぎのとおり訂正する。 特許請求の範囲 （１）半導体基体に設けられた領域に接続する第１の電
極配線、上記第１の電極配線を含む半導体基体上に形成
された窒化シリコン膜からなる第１絶縁膜、上記窒化シ
リコン膜上に形成され、この窒化シリコン膜より膜厚の
厚い酸化シリコン膜またはリンガラス膜からなる第２絶
縁膜、上記第２絶練膜上に形成され、上記第１絶縁膜と
第２絶縁膜に設けられた開孔部を介して上記第１の電極
配線に接続される第２の電極配線を備えた半導体装置。 （２）第１の電極配線の形成された半導体基体上にプラ
ズマＣＶＤ法又は、スパッタリング法で薄い窒化シリコ
ン膜からなる第１絶縁膜を形成し、その上に、ＣＶＤ法
、減圧ＣＶＤ法又はスパッタリング法又はプラズマＣＶ
Ｄ法等で、酸化シリコン膜又はリンガラス膜からなる第
２絶縁膜を形成し、しかる後に、上記第１および第２絶
縁膜の所望の位置に写真製版法により、スルーホールを
開口し、第２の電極配線を形成することを特徴とする゛
半導体装置の製造方法。
Claims (1)
- 【特許請求の範囲】 （１１半導体基体に設けられた領域に接続する第１の電
磁配線、上記第１の電極配線を含む半導体基体上に形成
された窒化シリコン膜からなる第１絶縁膜、上記窒化シ
リコン膜上に形成され、この窒化シリコン膜より膜厚の
厚い酸化シリコン膜またはリンガラス膜からなる第２絶
縁膜、上記第２絶縁朕上に形成され、上記第１絶縁膜と
第２絶縁膜に設けられた開孔部を介して上記第１の電・
極配線に接続される第２の電極配線を備えた半導体装置
。 （２）第１の電極配線の形成された半導体基体上にプラ
ズマＣＶＤ法又は、スパッタリング法で薄い窒化シリコ
ン膜からなる第１絶縁膜を形成し、その上に、ＣＶＤ法
、減圧ＣＶＤ法又はスパッタリング法又はプラズマＣＶ
Ｄ法等で、酸化シリコン膜又はリンガラス膜からなる第
２絶縁膜を形成し、しかる後に、上記第１および第２絶
縁膜の所望の位置に写真製版法により、スルーホールを
開口し、第２の電極配線を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19114381A JPS5892234A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19114381A JPS5892234A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892234A true JPS5892234A (ja) | 1983-06-01 |
Family
ID=16269601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19114381A Pending JPS5892234A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892234A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113263A (ja) * | 1984-11-08 | 1986-05-31 | Matsushita Electronics Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5445583A (en) * | 1977-09-19 | 1979-04-10 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS5487175A (en) * | 1977-12-23 | 1979-07-11 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
-
1981
- 1981-11-27 JP JP19114381A patent/JPS5892234A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5445583A (en) * | 1977-09-19 | 1979-04-10 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS5487175A (en) * | 1977-12-23 | 1979-07-11 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113263A (ja) * | 1984-11-08 | 1986-05-31 | Matsushita Electronics Corp | 半導体装置 |
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