JPS59103355A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59103355A JPS59103355A JP21355182A JP21355182A JPS59103355A JP S59103355 A JPS59103355 A JP S59103355A JP 21355182 A JP21355182 A JP 21355182A JP 21355182 A JP21355182 A JP 21355182A JP S59103355 A JPS59103355 A JP S59103355A
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- Japan
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- layer
- window
- polysilicon
- contact hole
- conductive layer
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体装置にかがシとくに拡散層と多結晶シリ
コン、アルミ等の配線層間及び配線層相互の接続手段に
関するものである。
コン、アルミ等の配線層間及び配線層相互の接続手段に
関するものである。
半導体装置に於て、半導体基板上に拡散層、多結晶シリ
コン、金属シリサイド、アルミ等の導電層が多層構造で
配置されるのは一般的である。これ等相互の接続は導電
層間に位置した絶縁膜の一部全開孔し、接続している（
以後前記絶縁膜に開孔した部分をコンタクトホールと称
する）。ところで前記絶縁膜の寄生ＭＩ８効果を防止す
る為、又導電層相互が形成する容量を減少させる為に通
常１．０〜２．５μ程度の厚さを有しておシ、従って絶
縁膜上部から下部導電層に達するコンタクトホールが形
成されると、その段は１．０〜１．５μとなる。
コン、金属シリサイド、アルミ等の導電層が多層構造で
配置されるのは一般的である。これ等相互の接続は導電
層間に位置した絶縁膜の一部全開孔し、接続している（
以後前記絶縁膜に開孔した部分をコンタクトホールと称
する）。ところで前記絶縁膜の寄生ＭＩ８効果を防止す
る為、又導電層相互が形成する容量を減少させる為に通
常１．０〜２．５μ程度の厚さを有しておシ、従って絶
縁膜上部から下部導電層に達するコンタクトホールが形
成されると、その段は１．０〜１．５μとなる。
この為、従来装置ではリングラフィ、歩留、集積密度、
信頼性に重大な欠点があった。
信頼性に重大な欠点があった。
不発明はこのコンタクトホールの段差をなくし、前記従
来装置の欠点を除去することを目的としたものである。
来装置の欠点を除去することを目的としたものである。
不発明の特徴は、半導体基板上に形成された第１の導電
４層および第２の導電層と、前記第１および第２の導電
層の中間に位置した単層もしくは複層の絶縁膜とを有し
、前記絶縁膜は少なくとも１個以上の開孔部を有し、前
記開孔部は第３の導電層により充填され、この第３の導
電層によって前記第１の導電層と第２の導電層とが接続
されている半導体装置にある。
４層および第２の導電層と、前記第１および第２の導電
層の中間に位置した単層もしくは複層の絶縁膜とを有し
、前記絶縁膜は少なくとも１個以上の開孔部を有し、前
記開孔部は第３の導電層により充填され、この第３の導
電層によって前記第１の導電層と第２の導電層とが接続
されている半導体装置にある。
以下Ｐ型半導体基板上に形成されたＮ型拡散層と配線層
の接続を例にして、本発明の詳細な説明を行う。第１図
は従来装置のコンタクトホール断面図である。ここで前
述の如く寄生ＭＩＳ効果、拡散層４とアルミ配線層１の
容量を減少させる目的で２のシリコン酸化膜は比較的厚
く、１．０〜２５μｍ程度あるのが通常である。この為
、コンタクトホールの段５の高さは前記シリコン酸化膜
厚分あシ、コンタクトホール開孔稜被着される配線層が
段部で薄くなる。特に例に示すアルミ配線層がスパッタ
、Ｅガンによる蒸着法で形成されるとこの現象が非常に
顕著となシ、段部で薄くなシ蒸着装置段の形状によって
は完全に断線する場合すらあシ、歩留を著るしく低下さ
せると共に、配線層が薄くなった部分で配線寿命が短か
くなシ信頼性を低下させる。又ポジレジストを使用した
配線層のパターニングに際して、コンタクトホール段部
にフォトマスク端がかかると段部での光の反射によって
、配線層が著るしく細ってしまい、程度がひどくなると
完全に断線してしまう。更に前記コンタクト段はその上
部に絶縁膜、配線層が多層に重ねられても残存し、上部
配線層、コンタクトホールのパターニングに対して障害
と１１このコンタクト段に対して設計上配慮すると集積
度が著るしく低下する。次に絶縁膜のコンタクト段部を
高温の熱処理でリフローさせ段を緩和させるという方法
もあるが熱処理によってすでに基板中にある不純物が再
分布し、デバイスの特性が変化してしまうので都合が悪
い０又装置の耐湿性は、コンタクトホール部分で半導体
基板又は絶縁膜中にある高濃度のリンガラスが、露出し
ているか否かで決定される。よって従来構造であれば断
線等によシ露出している確率が高く、耐湿性が悪い場合
があった０ 以上述べた如〈従来のコンタクトホールに起因する欠点
は半導体装置の設計及び製造上重大な障害であシ、特に
、リングラフィ、装置の歩留、信頼性集積密度に対して
重大な欠点をもっていた。
の接続を例にして、本発明の詳細な説明を行う。第１図
は従来装置のコンタクトホール断面図である。ここで前
述の如く寄生ＭＩＳ効果、拡散層４とアルミ配線層１の
容量を減少させる目的で２のシリコン酸化膜は比較的厚
く、１．０〜２５μｍ程度あるのが通常である。この為
、コンタクトホールの段５の高さは前記シリコン酸化膜
厚分あシ、コンタクトホール開孔稜被着される配線層が
段部で薄くなる。特に例に示すアルミ配線層がスパッタ
、Ｅガンによる蒸着法で形成されるとこの現象が非常に
顕著となシ、段部で薄くなシ蒸着装置段の形状によって
は完全に断線する場合すらあシ、歩留を著るしく低下さ
せると共に、配線層が薄くなった部分で配線寿命が短か
くなシ信頼性を低下させる。又ポジレジストを使用した
配線層のパターニングに際して、コンタクトホール段部
にフォトマスク端がかかると段部での光の反射によって
、配線層が著るしく細ってしまい、程度がひどくなると
完全に断線してしまう。更に前記コンタクト段はその上
部に絶縁膜、配線層が多層に重ねられても残存し、上部
配線層、コンタクトホールのパターニングに対して障害
と１１このコンタクト段に対して設計上配慮すると集積
度が著るしく低下する。次に絶縁膜のコンタクト段部を
高温の熱処理でリフローさせ段を緩和させるという方法
もあるが熱処理によってすでに基板中にある不純物が再
分布し、デバイスの特性が変化してしまうので都合が悪
い０又装置の耐湿性は、コンタクトホール部分で半導体
基板又は絶縁膜中にある高濃度のリンガラスが、露出し
ているか否かで決定される。よって従来構造であれば断
線等によシ露出している確率が高く、耐湿性が悪い場合
があった０ 以上述べた如〈従来のコンタクトホールに起因する欠点
は半導体装置の設計及び製造上重大な障害であシ、特に
、リングラフィ、装置の歩留、信頼性集積密度に対して
重大な欠点をもっていた。
不発明は上記従来の装置の欠点であったコンタクトホー
ルに、多結晶シリコン、エピシリコン等の導電体を選択
的に成長させるか、均一に成長させた導電体に７オトレ
ジストヲ塗布し、コンタクトホールに７オトレジストが
厚くガる事を利用してコンタクトホールのみ導電体を残
す等の方法で、コンタクトホールの一部もしくは全部を
導電体によシ充填し、次工程で形成される配線層がほぼ
平坦になる様にし、前記従来の欠点を解決する事を目的
としたものである。
ルに、多結晶シリコン、エピシリコン等の導電体を選択
的に成長させるか、均一に成長させた導電体に７オトレ
ジストヲ塗布し、コンタクトホールに７オトレジストが
厚くガる事を利用してコンタクトホールのみ導電体を残
す等の方法で、コンタクトホールの一部もしくは全部を
導電体によシ充填し、次工程で形成される配線層がほぼ
平坦になる様にし、前記従来の欠点を解決する事を目的
としたものである。
以下不発明の実施例を示し、詳細な説明を行う。
不発明の実施例を示す第２図においては、第１の導電Ｎ
を拡散層４、第２の導電層をアルミニウム１．２つの導
電層の中間に形成される絶縁膜をシリコン酸化膜２、第
３の導電層を多結晶シリコン６とした例につき説明を加
える。まず拡散層４は半導体基板３上に形成された酸化
膜をマスクにして拡散法イオン注入法等で形成される。
を拡散層４、第２の導電層をアルミニウム１．２つの導
電層の中間に形成される絶縁膜をシリコン酸化膜２、第
３の導電層を多結晶シリコン６とした例につき説明を加
える。まず拡散層４は半導体基板３上に形成された酸化
膜をマスクにして拡散法イオン注入法等で形成される。
その抜上部に形成されるアルミ配線層との絶縁分離の為
、ＣＶＤ法、熱酸化法等によシ、絶縁膜が形成される。
、ＣＶＤ法、熱酸化法等によシ、絶縁膜が形成される。
しかる後に７オトレジスト’２マスクに前記絶縁膜をエ
ツチングし、コンタクトホールを形成する。次に４５０
°Ｃ〜９００°Ｃのシリンダ型反応炉でコンタクトホー
ルにのみ選択的に多結晶シリコン成長を行う。成長ガス
は５ｉＨ２Ｃ１／Ｈ２系のソースを用い５０〜８０’Ｉ
’ｏｒｒ程度の低圧成長が好ましい。又コンタクトホー
ル５に多結晶シリコン６を選択的に形成する。別の方法
は、フォトレジストが凹部に厚欠塗布される事を利用す
る。まず第３図に示す如く多結晶シリコン６を全面に成
長し、その後フォトレジスｌ−７を塗布するとコンタク
トホールの凹部のみ厚くなる。このレジスト塗布膜厚の
差を利用してまずレジストを０２プラズマでエツチング
して（第４図）コンタクトホール内の厚い部分７′のみ
残し、その後露出したポリシリコンロをＣＦ４又はＣＣ
Ｉａ系のガスでエツチングしてコンタクトホール内部だ
けに多結晶シリコンを残す様にする（第５図）。次にコ
ンタクトホール内に充填された前記多結晶シリコンに対
してリン又は硅素全ドープして導電体にする。しかる後
にアルミを蒸着すれば、段のない表面に蒸着する事にな
シきわめて均一性の良い被膜を形成する事ができる。
ツチングし、コンタクトホールを形成する。次に４５０
°Ｃ〜９００°Ｃのシリンダ型反応炉でコンタクトホー
ルにのみ選択的に多結晶シリコン成長を行う。成長ガス
は５ｉＨ２Ｃ１／Ｈ２系のソースを用い５０〜８０’Ｉ
’ｏｒｒ程度の低圧成長が好ましい。又コンタクトホー
ル５に多結晶シリコン６を選択的に形成する。別の方法
は、フォトレジストが凹部に厚欠塗布される事を利用す
る。まず第３図に示す如く多結晶シリコン６を全面に成
長し、その後フォトレジスｌ−７を塗布するとコンタク
トホールの凹部のみ厚くなる。このレジスト塗布膜厚の
差を利用してまずレジストを０２プラズマでエツチング
して（第４図）コンタクトホール内の厚い部分７′のみ
残し、その後露出したポリシリコンロをＣＦ４又はＣＣ
Ｉａ系のガスでエツチングしてコンタクトホール内部だ
けに多結晶シリコンを残す様にする（第５図）。次にコ
ンタクトホール内に充填された前記多結晶シリコンに対
してリン又は硅素全ドープして導電体にする。しかる後
にアルミを蒸着すれば、段のない表面に蒸着する事にな
シきわめて均一性の良い被膜を形成する事ができる。
不発明によれば従来装置のコンタクトホール段に起因し
て発生するリングラフィ上の欠点２歩留信頼性集積度の
低下等の欠点すべてを防止する事ができる。
て発生するリングラフィ上の欠点２歩留信頼性集積度の
低下等の欠点すべてを防止する事ができる。
不発明の説明では、第１の導電体としてＮ型拡散層とし
て説明したが、Ｐ型拡散層、白金、タングステン及びそ
のシリサイド、アルミ多結晶シリコン等の導電体であれ
ば倒ら支障なく不発明の意図する効果が期待できる。こ
れは第２、第３の導電体についても同様である。
て説明したが、Ｐ型拡散層、白金、タングステン及びそ
のシリサイド、アルミ多結晶シリコン等の導電体であれ
ば倒ら支障なく不発明の意図する効果が期待できる。こ
れは第２、第３の導電体についても同様である。
第１図は従来技術の半導体装置を示す断面図であシ、同
図において１・・・・・・アルミニウム（第２の導電層
）、２・・・・・・シリコン酸化膜（絶縁膜）、３・・
・・・半導体基板、４・・・・・・Ｎ型拡散層（第１の
導電層）、５・・・・・・コンタクトホールの段である
。 第２図は不発明の実施例の半導体装置の断面図であり、
同図において１・・・・・・アルミニウム、２・・・・
・シリコン酸化膜、３・・・・・・半導体基板、４・・
・・ Ｎ型拡散層、５・・・・・・コンタクトホールの
段、６・・・多結晶シリコン（第３の導電層）である。 第３図乃至第５図は不発明の実施例の製造方法の例を示
す断面図である。 第３図はコンタクトホール凹部のレジストを示し、同図
において、２・・・ シリコン酸化膜、３・・・・・・
半導体基板、４・・・・・・Ｎ型拡散層、６・・・・・
ＣＶＤによる多結晶シリコン、７・・・・・フォトレジ
スト、７′・・・・・・コンタクトホール凹部の厚いフ
ォトレジストである。 第４図はレジスト０２プラズマエツチ後の断面を示し、
同図において２・・・・・・シリコン酸化膜、３・・・
・・・半導体基板、４・・・・・・Ｎ型拡散層、６・・
・・・多結晶シリコン、７′・・・・・・コンタクトホ
ール部に残存したフォトレジストである。 第５図は多結晶シリコンプラズマエッチ後の断面を示し
、同図において、２・・・・・・シリコン酸化膜、３・
・・・・・半導体基板、４・・・・・Ｎ型拡散層、６・
・・ コンタクトホール部のみに残存したシリコン、７
′・・・・・・シリコンエツチング稜に残存したフォト
レジストである。
図において１・・・・・・アルミニウム（第２の導電層
）、２・・・・・・シリコン酸化膜（絶縁膜）、３・・
・・・半導体基板、４・・・・・・Ｎ型拡散層（第１の
導電層）、５・・・・・・コンタクトホールの段である
。 第２図は不発明の実施例の半導体装置の断面図であり、
同図において１・・・・・・アルミニウム、２・・・・
・シリコン酸化膜、３・・・・・・半導体基板、４・・
・・ Ｎ型拡散層、５・・・・・・コンタクトホールの
段、６・・・多結晶シリコン（第３の導電層）である。 第３図乃至第５図は不発明の実施例の製造方法の例を示
す断面図である。 第３図はコンタクトホール凹部のレジストを示し、同図
において、２・・・ シリコン酸化膜、３・・・・・・
半導体基板、４・・・・・・Ｎ型拡散層、６・・・・・
ＣＶＤによる多結晶シリコン、７・・・・・フォトレジ
スト、７′・・・・・・コンタクトホール凹部の厚いフ
ォトレジストである。 第４図はレジスト０２プラズマエツチ後の断面を示し、
同図において２・・・・・・シリコン酸化膜、３・・・
・・・半導体基板、４・・・・・・Ｎ型拡散層、６・・
・・・多結晶シリコン、７′・・・・・・コンタクトホ
ール部に残存したフォトレジストである。 第５図は多結晶シリコンプラズマエッチ後の断面を示し
、同図において、２・・・・・・シリコン酸化膜、３・
・・・・・半導体基板、４・・・・・Ｎ型拡散層、６・
・・ コンタクトホール部のみに残存したシリコン、７
′・・・・・・シリコンエツチング稜に残存したフォト
レジストである。
Claims (1)
- 半導体基板上に形成された第１の導電層および第２の導
電層と、前記第１および第２の導電層の中間に位置した
単層もしくは複層の絶縁膜とを有し、前記絶縁膜は少な
くとも１個以上の開孔部を有し、前記開孔部は第３の導
電層によ多充填され、この第３の導電層を通じて前記第
１の導電層と第２の導電層とが接続される事を特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21355182A JPS59103355A (ja) | 1982-12-06 | 1982-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21355182A JPS59103355A (ja) | 1982-12-06 | 1982-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103355A true JPS59103355A (ja) | 1984-06-14 |
Family
ID=16641070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21355182A Pending JPS59103355A (ja) | 1982-12-06 | 1982-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103355A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171141A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置の製造方法 |
| JPS6187355A (ja) * | 1984-10-05 | 1986-05-02 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線形成法 |
| JPS6276741A (ja) * | 1985-09-30 | 1987-04-08 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| US4694564A (en) * | 1985-07-29 | 1987-09-22 | Takatomo Enoki | Method for the manufacture of a Schottky gate field effect transistor |
-
1982
- 1982-12-06 JP JP21355182A patent/JPS59103355A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171141A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置の製造方法 |
| JPS6187355A (ja) * | 1984-10-05 | 1986-05-02 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線形成法 |
| US4694564A (en) * | 1985-07-29 | 1987-09-22 | Takatomo Enoki | Method for the manufacture of a Schottky gate field effect transistor |
| JPS6276741A (ja) * | 1985-09-30 | 1987-04-08 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
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