JPH03145734A - ボイポーラ型半導体装置 - Google Patents
ボイポーラ型半導体装置Info
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- JPH03145734A JPH03145734A JP1283942A JP28394289A JPH03145734A JP H03145734 A JPH03145734 A JP H03145734A JP 1283942 A JP1283942 A JP 1283942A JP 28394289 A JP28394289 A JP 28394289A JP H03145734 A JPH03145734 A JP H03145734A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、集積回路素子または１ヘランジスタなどの個
別半導体素子の配線構造に係り、特に、多層配線素子に
好適する。
別半導体素子の配線構造に係り、特に、多層配線素子に
好適する。
（従来の技術）
従来例として一般的な２層配線工程により得られる３層
配線を有するバイポーラトランジスタを、要部を示す第
１図ａ −Ｑを参照して説明する。
配線を有するバイポーラトランジスタを、要部を示す第
１図ａ −Ｑを参照して説明する。
公知の熱酸化法により熱酸化膜１を形成した第１導電型
を示すシリコン半導体基板２には、第２導電型の不純物
層を導入・拡散して能動及び受動層の一方もしくは双方
（図示せず）をフォトリソグラフィ（Ｐｈｏｔｏ Ｌｉ
ｔｈｏｇｒａｐｈｙ）技術を利用して設け。
を示すシリコン半導体基板２には、第２導電型の不純物
層を導入・拡散して能動及び受動層の一方もしくは双方
（図示せず）をフォトリソグラフィ（Ｐｈｏｔｏ Ｌｉ
ｔｈｏｇｒａｐｈｙ）技術を利用して設け。
更にこの能動及び受動層の一方もしくは双方に電気的に
接続した第１配線層３を形成する。この形成に当たって
は、公知のスパッタ（Ｓｐｕｔｔｅｒ）法、フォトリソ
グラフィ法及びＲＩＥ （Ｒｅａｃｔｉｖｅ ＩｏｎＥ
ｔｃｈｉｎｇ）法により例えば厚さ１．０μｍのＡＱ−
５ｉ層を第１配線層３として設ける。
接続した第１配線層３を形成する。この形成に当たって
は、公知のスパッタ（Ｓｐｕｔｔｅｒ）法、フォトリソ
グラフィ法及びＲＩＥ （Ｒｅａｃｔｉｖｅ ＩｏｎＥ
ｔｃｈｉｎｇ）法により例えば厚さ１．０μｍのＡＱ−
５ｉ層を第１配線層３として設ける。
更に、この工程後、通常のプラズマＣＶＤ （Ｃｈｅｍ
ｉｃａ ＩＶａｐｏｕｒ Ｄｅｐｏｓｊｔｊｏｎ）法と
レジストエッチバック法により１，５μｍ厚の第１層間
絶縁物層４を形成するが、第１Ｍ間絶縁物層４であるプ
ラズマ酸化珪素を以後Ｐ−酸化珪素と略称する。更に、
一般的なフォトリソグラフィ法及びＲＩＥ法により所定
のパターンを持った第１−バイアホール（Ｖｉａ １ｌ
ｏｌｅ） ５を形成する（第１図Ｃ参照）。
ｉｃａ ＩＶａｐｏｕｒ Ｄｅｐｏｓｊｔｊｏｎ）法と
レジストエッチバック法により１，５μｍ厚の第１層間
絶縁物層４を形成するが、第１Ｍ間絶縁物層４であるプ
ラズマ酸化珪素を以後Ｐ−酸化珪素と略称する。更に、
一般的なフォトリソグラフィ法及びＲＩＥ法により所定
のパターンを持った第１−バイアホール（Ｖｉａ １ｌ
ｏｌｅ） ５を形成する（第１図Ｃ参照）。
この一連の工程を繰返すことにより第２配線層６及び第
２バイアホール７を第１図すに明らかにしたように形成
する。最後に、第３配線層３と同様な手順で厚さが１．
０μｍ程度のＡＱ−Ｃｕからなる第１配線層８を第１図
Ｃに示すように形成して−・般的な多層配線工程により
３層配線構造を完成する。
２バイアホール７を第１図すに明らかにしたように形成
する。最後に、第３配線層３と同様な手順で厚さが１．
０μｍ程度のＡＱ−Ｃｕからなる第１配線層８を第１図
Ｃに示すように形成して−・般的な多層配線工程により
３層配線構造を完成する。
（発明が解決しようとする課題）
最近のように集積度の高い集積回路素子の大規模集積回
路素子（Ｌａｒｇｅ ５ｃａ１．ｅ Ｉｎｔｅｇｒａｔ
ｅｄＣｉｒｃｕｉｔ）には、従来の２Ｎ配線接続が採用
されるのが一般的であるが、より高集積化により複雑な
回路構成に伴って３層または４層の配線構造が必要にな
ってきているのが現状である。
路素子（Ｌａｒｇｅ ５ｃａ１．ｅ Ｉｎｔｅｇｒａｔ
ｅｄＣｉｒｃｕｉｔ）には、従来の２Ｎ配線接続が採用
されるのが一般的であるが、より高集積化により複雑な
回路構成に伴って３層または４層の配線構造が必要にな
ってきているのが現状である。
ところで、第１図に示すように、素子における２層配線
構造に形成する段差は、１層目の配線に生ずるものであ
り、しかも十分に平坦化することができるので、第１配
線層、第１パイヤホール及び第２配線層共はぼ同一の値
が得られるし、合せ精度、パターン変換差及びマージン
（Ｍａｒｇｉｎｅ）の余裕は設計段階では、余り大きく
していない。
構造に形成する段差は、１層目の配線に生ずるものであ
り、しかも十分に平坦化することができるので、第１配
線層、第１パイヤホール及び第２配線層共はぼ同一の値
が得られるし、合せ精度、パターン変換差及びマージン
（Ｍａｒｇｉｎｅ）の余裕は設計段階では、余り大きく
していない。
このような従来例に用いたパターンでは、この設計余裕
を０．６０μｌ１１一定としているために、従来の３Ｎ
配線構造の素子（第１図Ｃ参照）では、第３配線層８の
エツチング時に第２パイヤホール７内の一部と第３３配
線層８直十の第２配線層６の一部が第１図ＣにＡとして
示すように異常エツチングされる。このような異常状態
が存在すると、パイヤホール抵抗が増大して回路動作の
低下や動作不良による歩留りの低下更にエレクトロマイ
グレイジョンなどによる信頼性の低下が発生する。
を０．６０μｌ１１一定としているために、従来の３Ｎ
配線構造の素子（第１図Ｃ参照）では、第３配線層８の
エツチング時に第２パイヤホール７内の一部と第３３配
線層８直十の第２配線層６の一部が第１図ＣにＡとして
示すように異常エツチングされる。このような異常状態
が存在すると、パイヤホール抵抗が増大して回路動作の
低下や動作不良による歩留りの低下更にエレクトロマイ
グレイジョンなどによる信頼性の低下が発生する。
通常、多層配線構造素子の各層の設計では、−１−層と
下層の段差の位置をずらすことなどが：Ｊ５慮されてい
ないために、上層・下層の段差に重なる部分が発生する
。下層側で２層以」二の配線段差（例：１層目配線と２
層目配線の段差）が重なると、その上部では、−１−層
の層間絶縁物層が充分な平坦化ができず、大きな段差（
例：第２Ｍ間絶縁物層の段差）が生じる。また、上層の
層間絶縁物層に発生する段差は、配線層数が増すにつれ
て大きくなることが確認されている。
下層の段差の位置をずらすことなどが：Ｊ５慮されてい
ないために、上層・下層の段差に重なる部分が発生する
。下層側で２層以」二の配線段差（例：１層目配線と２
層目配線の段差）が重なると、その上部では、−１−層
の層間絶縁物層が充分な平坦化ができず、大きな段差（
例：第２Ｍ間絶縁物層の段差）が生じる。また、上層の
層間絶縁物層に発生する段差は、配線層数が増すにつれ
て大きくなることが確認されている。
このために、（イ）、パイヤホールあるいは配線にリン
グラフィ工程を施す時、段差下部におけるフォトレジス
ト膜厚が大きく、オーバ露光量を増加する必要がある。
グラフィ工程を施す時、段差下部におけるフォトレジス
ト膜厚が大きく、オーバ露光量を増加する必要がある。
また、一般に段差部での被エツチング材は見掛は上厚く
、段差が増すとこの見掛は上の膜厚も大きくなり、エツ
チング時のオーバエツチング（Ｏｖｅｒ ＩＥｔｃｈｊ
ｎｇ）量も増加する必要があるために、」二層ほどパタ
ーン変換差が増大してしまう。
、段差が増すとこの見掛は上の膜厚も大きくなり、エツ
チング時のオーバエツチング（Ｏｖｅｒ ＩＥｔｃｈｊ
ｎｇ）量も増加する必要があるために、」二層ほどパタ
ーン変換差が増大してしまう。
（ロ）、このようなオーバエツチング量が増大すると、
合せマーク部やその周辺のフィールＦ（Ｆｊｅｌｄ）表
面の荒れが進行し、合せずれやバラツキが大きくなる。
合せマーク部やその周辺のフィールＦ（Ｆｊｅｌｄ）表
面の荒れが進行し、合せずれやバラツキが大きくなる。
と言うのは、ダイシングライン（Ｄ］ｃＪｎｇ１．１ｎ
ｅ）に形成するＡ（！−８ｊやＡＱ−５ｉ−Ｃｏなどか
らなる合せマークの下地であるプラズマＳｉＯ（以後１
〕−５ｊＯ）やＳ、而などがエツチング手段であるＲＩ
Ｅ法で利用する塩素系ラジカル（Ｒａｄｉｃａｌ ）な
どにより荒らされることである。
ｅ）に形成するＡ（！−８ｊやＡＱ−５ｉ−Ｃｏなどか
らなる合せマークの下地であるプラズマＳｉＯ（以後１
〕−５ｊＯ）やＳ、而などがエツチング手段であるＲＩ
Ｅ法で利用する塩素系ラジカル（Ｒａｄｉｃａｌ ）な
どにより荒らされることである。
本発明はこのような事情により成されたもので、特に、
多層配線素子による配線段差などによる影響を避けるた
めに上層ほど設計余裕を大きく設定して、回路動作不良
、エレクトロマイグレイジョンなどを生ずる異常エツチ
ングを防止して歩留りが高く信頼性の優れたバイポーラ
型半導体装置を提供することを目的とするものである。
多層配線素子による配線段差などによる影響を避けるた
めに上層ほど設計余裕を大きく設定して、回路動作不良
、エレクトロマイグレイジョンなどを生ずる異常エツチ
ングを防止して歩留りが高く信頼性の優れたバイポーラ
型半導体装置を提供することを目的とするものである。
（課題を解決するための手段）
第１導電型を示す半導体基板と、この半導体基板に第２
導電型の不純物を導入・拡散して形成する能動領域及び
受動領域の一方もしくは双方と、前記半導体基板表面を
被覆する絶縁物層と、この絶縁物層に重ねて形成する配
線層と、この配線層を覆って形成するｍ−または複数の
層間絶縁物層及びこれを覆って設ける他の配線層を具備
し、前記絶縁物層及び配線層より上層の層間絶縁物層及
び他の配線層の一方または双方ほど余裕を持って積層す
る点に本発明に係わるバイポーラ型半導体装置の特徴が
ある。
導電型の不純物を導入・拡散して形成する能動領域及び
受動領域の一方もしくは双方と、前記半導体基板表面を
被覆する絶縁物層と、この絶縁物層に重ねて形成する配
線層と、この配線層を覆って形成するｍ−または複数の
層間絶縁物層及びこれを覆って設ける他の配線層を具備
し、前記絶縁物層及び配線層より上層の層間絶縁物層及
び他の配線層の一方または双方ほど余裕を持って積層す
る点に本発明に係わるバイポーラ型半導体装置の特徴が
ある。
（作 用）
本発明では特に、３層以上の多層配線素子を形成するの
に当たって、各層の設計余裕を従来のように一率に設定
するのでなく、上層径大きく設定して製造したバイポー
ラ型半導体装置に特徴がある。本発明における設計余裕
とは、合せ精度、パターン寸法変換差、半導体基板の反
り及び面荒れに起因する合せズレやフォーカスマージン
（Ｆｏｃｕｓ Ｍａｒｇｉｎ）をパラメータとするもの
である。
に当たって、各層の設計余裕を従来のように一率に設定
するのでなく、上層径大きく設定して製造したバイポー
ラ型半導体装置に特徴がある。本発明における設計余裕
とは、合せ精度、パターン寸法変換差、半導体基板の反
り及び面荒れに起因する合せズレやフォーカスマージン
（Ｆｏｃｕｓ Ｍａｒｇｉｎ）をパラメータとするもの
である。
このような手法により従来の多層配線プロセスにより３
層以上の多層配線の形成が可能になり、その結果、バイ
ヤホール部分における抵抗増加による不良もなく、エレ
クトロ・マイグレイジョン耐性などが向上して微細化に
対応した信頼性の高いバイポーラ型半導体装置が高歩留
りで容易に得られる。
層以上の多層配線の形成が可能になり、その結果、バイ
ヤホール部分における抵抗増加による不良もなく、エレ
クトロ・マイグレイジョン耐性などが向上して微細化に
対応した信頼性の高いバイポーラ型半導体装置が高歩留
りで容易に得られる。
（実施例）
以下本発明に係わる一実施例を第２図ａ −Ｑ及び第３
図を参照して説明する。
図を参照して説明する。
熱酸化珪素膜例えば二酸化珪素膜１０が被着されたシリ
コン半導体基板１１の表面には、通常のスパッタリング
法、フォトリソグラフィ法及び２０％のオーバエツチン
グを施すＲＩＥ法により、所定のパターンの第１配線層
１２として１．０μｍ厚のＡＱ−８Ｌを堆積後、公知の
プラズマＣＶＤ法及びレジスト・エッチバック法により
１．５μｍ厚のＰ−３ｉＯからなる第１層間絶縁物１３
を被覆する。続いて、この第１層間絶縁物層１３には、
通常のフォトリソグラフィ法により所定寸法のパイヤホ
ール開口位置にレジストパターンを設置し、更にＲＩＥ
法で所定のエツチング寸法より２０％程度のオーバエツ
チングとして絶縁物層にＣ２Ｆ６、ＣＨＦ３、ＳＦＧな
どのフッ素系ガスを使用するＲＩＥ法により開口して第
１バイヤホール１４を第２図ａに示すように設置する。
コン半導体基板１１の表面には、通常のスパッタリング
法、フォトリソグラフィ法及び２０％のオーバエツチン
グを施すＲＩＥ法により、所定のパターンの第１配線層
１２として１．０μｍ厚のＡＱ−８Ｌを堆積後、公知の
プラズマＣＶＤ法及びレジスト・エッチバック法により
１．５μｍ厚のＰ−３ｉＯからなる第１層間絶縁物１３
を被覆する。続いて、この第１層間絶縁物層１３には、
通常のフォトリソグラフィ法により所定寸法のパイヤホ
ール開口位置にレジストパターンを設置し、更にＲＩＥ
法で所定のエツチング寸法より２０％程度のオーバエツ
チングとして絶縁物層にＣ２Ｆ６、ＣＨＦ３、ＳＦＧな
どのフッ素系ガスを使用するＲＩＥ法により開口して第
１バイヤホール１４を第２図ａに示すように設置する。
このようにして形成した第１層間絶縁物層１３上には、
上記と同じような手法により第２配線層１５を堆積する
。即ち、厚さ１．０μｍのＡＱ−３ｉに対して要求され
る寸法より約３０％超過したＲＴＥ法によるエツチング
を行ってパターンを形成してから、プラズマＣＶＤ法及
びレジスト・エッチバック法により１．５μｍ厚のＰ−
５ｉＯからなる第２層間絶縁物層１６を被覆する。更に
、要求される寸法より約３０％のオーバエツチングをＲ
ＩＥ法により第２層間絶縁物層１６に施して第２パイヤ
ホール１７を形成して第２図すの断面図が得られる。
上記と同じような手法により第２配線層１５を堆積する
。即ち、厚さ１．０μｍのＡＱ−３ｉに対して要求され
る寸法より約３０％超過したＲＴＥ法によるエツチング
を行ってパターンを形成してから、プラズマＣＶＤ法及
びレジスト・エッチバック法により１．５μｍ厚のＰ−
５ｉＯからなる第２層間絶縁物層１６を被覆する。更に
、要求される寸法より約３０％のオーバエツチングをＲ
ＩＥ法により第２層間絶縁物層１６に施して第２パイヤ
ホール１７を形成して第２図すの断面図が得られる。
引続いて第３配線層１８の形成工程に移る。即ち。
第２層間絶縁物層１６には、上記のようにスパッタリン
グ法により厚さ１．０μｍの八〇−３ｉを堆積してから
、所定の寸法より約３０％超過したＲＩＥ法によるエツ
チングにより第２図Ｃに明らかにした第３配線層１８を
形成した。なお、第２図す、ｃに示したように第１及び
第２パイヤホール１４．１７には、第２，３配線層用Ａ
Ｑ−８ｉが堆積されて多少残った空間には、第２層間絶
縁物層１６やオンアル（ＯｎＡｌｕｍｉｎｉｕｍ）パッ
シベイション（Ｐａｓｓｉｖａｔｊ、ｏｎ）層（図示せ
ず）などが埋込まれることになる。
グ法により厚さ１．０μｍの八〇−３ｉを堆積してから
、所定の寸法より約３０％超過したＲＩＥ法によるエツ
チングにより第２図Ｃに明らかにした第３配線層１８を
形成した。なお、第２図す、ｃに示したように第１及び
第２パイヤホール１４．１７には、第２，３配線層用Ａ
Ｑ−８ｉが堆積されて多少残った空間には、第２層間絶
縁物層１６やオンアル（ＯｎＡｌｕｍｉｎｉｕｍ）パッ
シベイション（Ｐａｓｓｉｖａｔｊ、ｏｎ）層（図示せ
ず）などが埋込まれることになる。
このように形成した多層配線では、上記のように合せ精
度、パターン寸法変換差、マージン、半− 導体基板の反り及び面荒れをパラメータとして設計余裕
を上層径大きくしており、これを第３図に示した。この
図は、縦軸に余裕（μｍ）を、横軸に工程を採って両者
の関係を示したもので、丸及び四角の印では、Ａ−Ｇ工
程で余裕が大きくなっているのに対して三角印では、は
ぼ平坦になっており、設計余裕が大きくなっていること
が明らかである。この丸印が本発明、四角が実際に必要
となる余裕そして三角印が従来例を示している。そして
Ａ：第１配線層−第１パイヤホール工程、Ｂ：第１パイ
ヤホールー第２配線層工程、Ｃ：第１配線層−第２パイ
ヤホール工程、Ｄ：第２パイヤホールー第３配線層工程
、Ｅ：第３配線層−第３パイヤホール工程、Ｆ：第３パ
イヤホールー第４配線層工程、Ｇ：第４配線層−パッド
開口工程に該当する。
度、パターン寸法変換差、マージン、半− 導体基板の反り及び面荒れをパラメータとして設計余裕
を上層径大きくしており、これを第３図に示した。この
図は、縦軸に余裕（μｍ）を、横軸に工程を採って両者
の関係を示したもので、丸及び四角の印では、Ａ−Ｇ工
程で余裕が大きくなっているのに対して三角印では、は
ぼ平坦になっており、設計余裕が大きくなっていること
が明らかである。この丸印が本発明、四角が実際に必要
となる余裕そして三角印が従来例を示している。そして
Ａ：第１配線層−第１パイヤホール工程、Ｂ：第１パイ
ヤホールー第２配線層工程、Ｃ：第１配線層−第２パイ
ヤホール工程、Ｄ：第２パイヤホールー第３配線層工程
、Ｅ：第３配線層−第３パイヤホール工程、Ｆ：第３パ
イヤホールー第４配線層工程、Ｇ：第４配線層−パッド
開口工程に該当する。
このパッシベイション層は、最終段の配線層を形成後実
施され、窒化珪素、ｒ’ｓＧ （ＰｈｏｓｐｈｏｒＳｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）、Ｐ−３ｉＯなどを単独ま
たは複数層で形成された絶縁物層である。パッド開口工
程は、このパッシベイション層に施すＲＩＥ工程を利用
したポンディングパッド（Ｂｏｎｄｉｎ（＜ Ｐａｄ）
を形成する工程である。
施され、窒化珪素、ｒ’ｓＧ （ＰｈｏｓｐｈｏｒＳｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）、Ｐ−３ｉＯなどを単独ま
たは複数層で形成された絶縁物層である。パッド開口工
程は、このパッシベイション層に施すＲＩＥ工程を利用
したポンディングパッド（Ｂｏｎｄｉｎ（＜ Ｐａｄ）
を形成する工程である。
なお、多層配線構造、形成方法及び材料については、上
記実施例に示したちの以外でも良いことは、言うまでも
ない。また、各層の設Ｈ］余裕の具体的数値については
、第３図にあるように上層程大きく設計されていて多層
配線構造やプロセスにとって適切な値である必要はある
。更に、上層程設計余裕を大きくするのは、配線層と絶
縁物層のいずれでも良い。多層配線の段数が増えるに従
って増加する基板の反りや多用されるＲＩＥ法による合
せマークの荒れに起因する合せズレやフォーカスマージ
ンの低下にも対応できる。
記実施例に示したちの以外でも良いことは、言うまでも
ない。また、各層の設Ｈ］余裕の具体的数値については
、第３図にあるように上層程大きく設計されていて多層
配線構造やプロセスにとって適切な値である必要はある
。更に、上層程設計余裕を大きくするのは、配線層と絶
縁物層のいずれでも良い。多層配線の段数が増えるに従
って増加する基板の反りや多用されるＲＩＥ法による合
せマークの荒れに起因する合せズレやフォーカスマージ
ンの低下にも対応できる。
本発明は、多層配線構造特に２層配線以上の半導体素子
では、設計余裕を」二Ｍ８大きくすることによって、特
にパイヤホール内のＡＱまたはＡＱ合金配線層の異常エ
ツチングを防止し、このバイヤホール内のカバレイジ（
Ｃｏｖｅｒａｇｅ）を改善したものである。即ち、 イ、パイヤホール内のＡＱまたはＡＱ合金配線層の異常
エツチングが防止されるので、バイヤホール抵抗に起因
する不良がなくなり、歩留りが４〜７％向上する。
では、設計余裕を」二Ｍ８大きくすることによって、特
にパイヤホール内のＡＱまたはＡＱ合金配線層の異常エ
ツチングを防止し、このバイヤホール内のカバレイジ（
Ｃｏｖｅｒａｇｅ）を改善したものである。即ち、 イ、パイヤホール内のＡＱまたはＡＱ合金配線層の異常
エツチングが防止されるので、バイヤホール抵抗に起因
する不良がなくなり、歩留りが４〜７％向上する。
口、この異常エツチングによるバイヤホール内の導電経
路の減少がないために、エレクトロマイグレイジョン耐
性が向上してエレク１−ロマイグレイション寿命が２０
％程度伸びる。
路の減少がないために、エレクトロマイグレイジョン耐
性が向上してエレク１−ロマイグレイション寿命が２０
％程度伸びる。
ハ、−に層程大きくなる面荒れに対処しているために、
合せやエツチングの先行が不要になり、スループッｌ−
（Ｔｈｒｏｕｇｈ Ｐｕｔ）が向上する。
合せやエツチングの先行が不要になり、スループッｌ−
（Ｔｈｒｏｕｇｈ Ｐｕｔ）が向上する。
二、パターン設計の変更だけで、多層配線プロセスは、
従来のままで良いために新規プロセスの開発が必要なく
、更に、プロセスコストは、従来と同等であるため、歩
留りやスループッ１〜の向上骨だけコスｈの削減できる
。
従来のままで良いために新規プロセスの開発が必要なく
、更に、プロセスコストは、従来と同等であるため、歩
留りやスループッ１〜の向上骨だけコスｈの削減できる
。
第１図ａ −Ｇは、多層配線構造を得る従来方法の工程
別断面図、第２図ａ〜０は、本発明方法１− に係わる多層配線構造形成方法の工程別断面図、第３図
は、縦軸に余裕、横軸に工程を採り、両者の関係を示す
図面である。 ■、１０：熱酸化膜、２．１１：半導体基板、３．１２
：第１配線層、４．１３：第１層間絶縁物層、５．１４
：第１パイヤホール、６．１５：第２配線層、７．１７
：第２バイヤホール、 ９．１６：第２Ｎ間絶縁物層、８．１８：第３配線層。 ２
別断面図、第２図ａ〜０は、本発明方法１− に係わる多層配線構造形成方法の工程別断面図、第３図
は、縦軸に余裕、横軸に工程を採り、両者の関係を示す
図面である。 ■、１０：熱酸化膜、２．１１：半導体基板、３．１２
：第１配線層、４．１３：第１層間絶縁物層、５．１４
：第１パイヤホール、６．１５：第２配線層、７．１７
：第２バイヤホール、 ９．１６：第２Ｎ間絶縁物層、８．１８：第３配線層。 ２
Claims (1)
- 第１導電型を示す半導体基板と、この半導体基板に第
２導電型の不純物を導入・拡散して形成する能動領域及
び受動領域の一方もしくは双方と、前記半導体基板表面
を被覆する絶縁物層と、この絶縁物層に重ねて形成する
配線層と、この配線層を覆って形成する単一または複数
の層間絶縁物層及びこれを覆って設ける他の配線層を具
備し、前記絶縁物層及び配線層より上層の層間絶縁物層
及び他の配線層の一方または双方ほど余裕を持って積層
することを特徴とするバイポーラ型半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283942A JP2515408B2 (ja) | 1989-10-31 | 1989-10-31 | バイポ−ラ型半導体装置 |
| US07/605,357 US5103287A (en) | 1989-10-31 | 1990-10-30 | Multi-layered wiring structure of semiconductor integrated circuit device |
| EP90120903A EP0426151B1 (en) | 1989-10-31 | 1990-10-31 | Method of manufacturing a multi-layered wiring structure of semiconductor integrated circuit device |
| DE69027508T DE69027508T2 (de) | 1989-10-31 | 1990-10-31 | Verfahren zur Herstellung einer Mehrlagenverdrahtung für Halbleiter-integrierte Schaltung |
| KR1019900017526A KR940002757B1 (ko) | 1989-10-31 | 1990-10-31 | 바이폴라형 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283942A JP2515408B2 (ja) | 1989-10-31 | 1989-10-31 | バイポ−ラ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145734A true JPH03145734A (ja) | 1991-06-20 |
| JP2515408B2 JP2515408B2 (ja) | 1996-07-10 |
Family
ID=17672217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283942A Expired - Fee Related JP2515408B2 (ja) | 1989-10-31 | 1989-10-31 | バイポ−ラ型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5103287A (ja) |
| EP (1) | EP0426151B1 (ja) |
| JP (1) | JP2515408B2 (ja) |
| KR (1) | KR940002757B1 (ja) |
| DE (1) | DE69027508T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2555964B2 (ja) * | 1993-12-10 | 1996-11-20 | 日本電気株式会社 | アライメント精度調査パターン |
| US5596226A (en) * | 1994-09-06 | 1997-01-21 | International Business Machines Corporation | Semiconductor chip having a chip metal layer and a transfer metal and corresponding electronic module |
| US6255226B1 (en) * | 1998-12-01 | 2001-07-03 | Philips Semiconductor, Inc. | Optimized metal etch process to enable the use of aluminum plugs |
| TW200603287A (en) * | 2004-03-26 | 2006-01-16 | Ulvac Inc | Unit layer posttreating catalytic chemical vapor deposition apparatus and method of film formation therewith |
| JP2006339343A (ja) * | 2005-06-01 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656732A (en) * | 1984-09-26 | 1987-04-14 | Texas Instruments Incorporated | Integrated circuit fabrication process |
| US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
| JPH02100341A (ja) * | 1988-10-06 | 1990-04-12 | Toshiba Corp | 半導体装置のパターン形成方法 |
| JP2508831B2 (ja) * | 1989-01-09 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
-
1989
- 1989-10-31 JP JP1283942A patent/JP2515408B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-30 US US07/605,357 patent/US5103287A/en not_active Expired - Lifetime
- 1990-10-31 EP EP90120903A patent/EP0426151B1/en not_active Expired - Lifetime
- 1990-10-31 KR KR1019900017526A patent/KR940002757B1/ko not_active IP Right Cessation
- 1990-10-31 DE DE69027508T patent/DE69027508T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2515408B2 (ja) | 1996-07-10 |
| EP0426151A3 (en) | 1993-08-11 |
| KR940002757B1 (ko) | 1994-04-02 |
| KR910008835A (ko) | 1991-05-31 |
| US5103287A (en) | 1992-04-07 |
| DE69027508T2 (de) | 1996-12-12 |
| EP0426151A2 (en) | 1991-05-08 |
| EP0426151B1 (en) | 1996-06-19 |
| DE69027508D1 (de) | 1996-07-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |