JPS59150420A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59150420A JPS59150420A JP1397383A JP1397383A JPS59150420A JP S59150420 A JPS59150420 A JP S59150420A JP 1397383 A JP1397383 A JP 1397383A JP 1397383 A JP1397383 A JP 1397383A JP S59150420 A JPS59150420 A JP S59150420A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わシ、特にコンタ
クトホール形成プロセスの改良に関する。
クトホール形成プロセスの改良に関する。
近時、化合物半導体を用いた各種の化合物半導体装置が
研究開発されている。化合物半導体は単体結晶に比して
低い融点を有し、また高温によ勺ストイキオメトリ−の
変化を生じる等の特性を有するため、デバイス作製に際
してはプロセスの低温化が望まれる。デバイス作製プロ
セス中で特に高温プロセスを必要とする過８は、不純物
ドーピング及び膜生成である。また、半導体基板表面に
接触する絶縁膜の形成には、特に基板表面付近にダメー
ジを与えないことが必要であり、これにはＣＶＤ （ケ
ミカル・ヴエー・や−・デポジション）法が適している
。ＣＶＤ法とは、膜形成すべき基板の゛表面に輸送され
たがスの化学反応を利用した膜形成技術で６ｆｆ、その
化学反応速度や生成膜の緻密さ等は基板表面の温度に依
存し、一般に低温化すれば化学反応速度は低下し生成膜
は緻密でなくなる。
研究開発されている。化合物半導体は単体結晶に比して
低い融点を有し、また高温によ勺ストイキオメトリ−の
変化を生じる等の特性を有するため、デバイス作製に際
してはプロセスの低温化が望まれる。デバイス作製プロ
セス中で特に高温プロセスを必要とする過８は、不純物
ドーピング及び膜生成である。また、半導体基板表面に
接触する絶縁膜の形成には、特に基板表面付近にダメー
ジを与えないことが必要であり、これにはＣＶＤ （ケ
ミカル・ヴエー・や−・デポジション）法が適している
。ＣＶＤ法とは、膜形成すべき基板の゛表面に輸送され
たがスの化学反応を利用した膜形成技術で６ｆｆ、その
化学反応速度や生成膜の緻密さ等は基板表面の温度に依
存し、一般に低温化すれば化学反応速度は低下し生成膜
は緻密でなくなる。
このように、低温ＣＶＤ法で形成された膜Ｉ′ｉｔｅ密
でなくピンホールが多く存在するため、絶縁膜として用
いるには不完全であシ、シ゛ヨードの発生やブレークダ
ウン電圧の低下等を招く。この問題を解決するものとし
て、ＣＶＤ絶縁膜上にス・臂ツタ絶縁膜を積層する方法
が提案されている。例えば、 ＩｎＳｂ基板の（１１
１） Ｂ面に絶縁膜を形成する場合、ＣＶＤ −５１０
２膜はＩｎＳｂ表面との粘着性は良いが、低温で形成す
るとピンホールが多い。スパッタ５ｉ０２膜はＩｎＳｂ
表面との粘着性は悪いが、ピンホールは極めて少ないと
云う性質を持つ。さらに、Ｃ’ＶＤ −５ｉｏ２膜とス
ノヤツタＳ ｉ０２膜との粘着性は良好なものである。
でなくピンホールが多く存在するため、絶縁膜として用
いるには不完全であシ、シ゛ヨードの発生やブレークダ
ウン電圧の低下等を招く。この問題を解決するものとし
て、ＣＶＤ絶縁膜上にス・臂ツタ絶縁膜を積層する方法
が提案されている。例えば、 ＩｎＳｂ基板の（１１
１） Ｂ面に絶縁膜を形成する場合、ＣＶＤ −５１０
２膜はＩｎＳｂ表面との粘着性は良いが、低温で形成す
るとピンホールが多い。スパッタ５ｉ０２膜はＩｎＳｂ
表面との粘着性は悪いが、ピンホールは極めて少ないと
云う性質を持つ。さらに、Ｃ’ＶＤ −５ｉｏ２膜とス
ノヤツタＳ ｉ０２膜との粘着性は良好なものである。
したがって、ＭＩＳ構造を形成する場合、ＩｎＳｂ基板
上の絶縁膜として第１層目にＣＶＤ −５ｔｏ２膜、第
２層目にスパッタ５ｔｏ２膜を用いれば、絶縁膜の特性
向上をはかることができる。
上の絶縁膜として第１層目にＣＶＤ −５ｔｏ２膜、第
２層目にスパッタ５ｔｏ２膜を用いれば、絶縁膜の特性
向上をはかることができる。
しかしながら、上述したＣＶＤ −８１０，２膜とス・
そツタ５ｔｏ２膜との２層絶縁膜を用いた場合、絶縁１
（Ｋコンタクトホールを形成するに際して次のような問
題があった。すなわち、上記の絶縁膜にコンタクトホー
ルを形成するには、通常弗化アンモニウム（ＮＨ４Ｆ）
と弗酸（ＨＦ）との水溶液で所望部分の選択エツチング
が行われるが、この場合ＣＶＤ −５ｔｏ２膜の方がス
パッタ８１０２膜よシエッチング速度が速しので、ＣＶ
Ｄ −５ｉ０２膜の開口部が不規則に大きくなる。そし
て、後続する配線形成工程においてＣＶＤ −８１０，
２膜の開口部に空胴が生じ、基板表面の電流リークを招
く虞れがある。これを避けるには、例えばＣＦ４ガスプ
ラズマにより絶縁膜を選択エツチングする方法が考えら
五るが、この場合ＣＦ４がスプラズマに対するＩｎＳｂ
の耐エツチング性が小さいので、ＩｎＳｂ基板のダメー
ジが大きくなシ好ましくない。
そツタ５ｔｏ２膜との２層絶縁膜を用いた場合、絶縁１
（Ｋコンタクトホールを形成するに際して次のような問
題があった。すなわち、上記の絶縁膜にコンタクトホー
ルを形成するには、通常弗化アンモニウム（ＮＨ４Ｆ）
と弗酸（ＨＦ）との水溶液で所望部分の選択エツチング
が行われるが、この場合ＣＶＤ −５ｔｏ２膜の方がス
パッタ８１０２膜よシエッチング速度が速しので、ＣＶ
Ｄ −５ｉ０２膜の開口部が不規則に大きくなる。そし
て、後続する配線形成工程においてＣＶＤ −８１０，
２膜の開口部に空胴が生じ、基板表面の電流リークを招
く虞れがある。これを避けるには、例えばＣＦ４ガスプ
ラズマにより絶縁膜を選択エツチングする方法が考えら
五るが、この場合ＣＦ４がスプラズマに対するＩｎＳｂ
の耐エツチング性が小さいので、ＩｎＳｂ基板のダメー
ジが大きくなシ好ましくない。
第１図（ａ）〜（ｃ）は上述した従来方法の問題点を説
明するための工程断面・図であＱ１図９ｌばＩｎＳｂ基
板、２は不純物ドーピング領域、３はＣＶＤ −５１０
２膜、４は、Ｘ ｚＪ？ ツタ５ｔｏ２膜、５はレジス
ト、６はＡｔ膜、７は空胴を示している。第１図（ａ）
に示す状態で、ＮＨ４ＦとＨＦとの水溶液を用ｂ、レジ
スト５をマスクとして、スパッタ５ｉ０２膜４及びｃｖ
ｏ −５Ｉ０２膜３ ’ｉｉ ！ ッｆ ７グすると、
５１０２膜３．４のエツチング速度の違いから同図（ｂ
）に示ｆ 如（Ｓ ｉ０２ 膜３の開口が所望コンタク
トホール径よシ大幅に犬きくなる。つまシ、コンタクト
ホール径が基板表面近傍で不規側に大きくなる。
明するための工程断面・図であＱ１図９ｌばＩｎＳｂ基
板、２は不純物ドーピング領域、３はＣＶＤ −５１０
２膜、４は、Ｘ ｚＪ？ ツタ５ｔｏ２膜、５はレジス
ト、６はＡｔ膜、７は空胴を示している。第１図（ａ）
に示す状態で、ＮＨ４ＦとＨＦとの水溶液を用ｂ、レジ
スト５をマスクとして、スパッタ５ｉ０２膜４及びｃｖ
ｏ −５Ｉ０２膜３ ’ｉｉ ！ ッｆ ７グすると、
５１０２膜３．４のエツチング速度の違いから同図（ｂ
）に示ｆ 如（Ｓ ｉ０２ 膜３の開口が所望コンタク
トホール径よシ大幅に犬きくなる。つまシ、コンタクト
ホール径が基板表面近傍で不規側に大きくなる。
著しｂ場合には、ＣＶＤ −５ｉｏ２膜３の開口が不純
物ドーピング領域２と基板表面との境界を越えることも
ある。このような状態で配線層としてのＡｔ膜６を形成
すると、第１図（ｃ）に示す如く空胴７が生じる。その
結果、ＩｎＳｂｎＳｂ基板面が電流リークの原因となり
、素子特性を劣化させることになる。
物ドーピング領域２と基板表面との境界を越えることも
ある。このような状態で配線層としてのＡｔ膜６を形成
すると、第１図（ｃ）に示す如く空胴７が生じる。その
結果、ＩｎＳｂｎＳｂ基板面が電流リークの原因となり
、素子特性を劣化させることになる。
本発明の目的は、半導体基板上の第１絶縁膜をＣＶＤ法
によ多形成した際に、コンタクトホールの径が基板表面
近傍で不規則に大きくなること全防止でき、基板表面上
での電流リーク防止及び素子行性向上等に寄与し得る半
導体装置の製造方法を提供することにある。
によ多形成した際に、コンタクトホールの径が基板表面
近傍で不規則に大きくなること全防止でき、基板表面上
での電流リーク防止及び素子行性向上等に寄与し得る半
導体装置の製造方法を提供することにある。
本発明の骨子は、半導体基板上にＣＶＤ法によ多形成し
た第１の絶縁膜に、予め所望のコンタクトホール径よシ
大径の開口を設けておき、コンタクトホール形成時に第
１の絶縁膜がエツチングされるのを防止することにある
。
た第１の絶縁膜に、予め所望のコンタクトホール径よシ
大径の開口を設けておき、コンタクトホール形成時に第
１の絶縁膜がエツチングされるのを防止することにある
。
すなわち本発明は、半導体基板・上に形成された絶縁膜
にコンタクトホールを形成して基板表面の不純物ドーピ
ング層とのコンタクトをはかるようにした半導体装置の
製造方法において、上記基板上にＣＶＤ法によシ第１の
絶縁膜を堆積したのち、この絶縁膜にコンタクトホール
形成予定領域全体を含み、かつ該領域下の不純物ドーピ
ング領域と上記基板との境界を含まない開口を形成し、
次−で全面に例えばスパッタ法によシ＠２の絶縁膜を堆
′積し、しかるのちこの第２の絶縁膜にコンタクトホー
ルを形成スるようにした方法である。
にコンタクトホールを形成して基板表面の不純物ドーピ
ング層とのコンタクトをはかるようにした半導体装置の
製造方法において、上記基板上にＣＶＤ法によシ第１の
絶縁膜を堆積したのち、この絶縁膜にコンタクトホール
形成予定領域全体を含み、かつ該領域下の不純物ドーピ
ング領域と上記基板との境界を含まない開口を形成し、
次−で全面に例えばスパッタ法によシ＠２の絶縁膜を堆
′積し、しかるのちこの第２の絶縁膜にコンタクトホー
ルを形成スるようにした方法である。
本発明によれば、ＣＶＤ法によシ堆積した第１の絶縁膜
に接するととなく、第２の絶縁膜処コンタクトホールを
形成する仁とができるので、半導体基板表面近傍でコン
タクトホール径が著しく太きくなる等の不都合を避ける
仁とができコンタクトホール径を正確に規定することが
できる。このため、前記第１図（ｃ）に示したよりな空
胴７が形成されることはなく、リーク電流の低減に多大
な効果がある。したがって、後続する工程により作製さ
れる各種半導体素子の素子特性向上をはかり得る。なお
、半導体基板表面の一部がＣＶＤ法ではなくス・やツタ
法等による第２の絶縁膜に接することになるが、この部
分は不純物ドーピング領域であり、接合面から少し離れ
た高濃度領域な素子特性に及ぼす影響は無すため、第２
の絶縁膜の堆積時におけるダメージは殆んど問題となら
ない。そして、不純物ドーピング領域以外の基板表面は
全てＣＶＤ法による第１の絶縁膜で覆われる仁とになる
ので、基板表面のダメージは極めて小さいものとなる。
に接するととなく、第２の絶縁膜処コンタクトホールを
形成する仁とができるので、半導体基板表面近傍でコン
タクトホール径が著しく太きくなる等の不都合を避ける
仁とができコンタクトホール径を正確に規定することが
できる。このため、前記第１図（ｃ）に示したよりな空
胴７が形成されることはなく、リーク電流の低減に多大
な効果がある。したがって、後続する工程により作製さ
れる各種半導体素子の素子特性向上をはかり得る。なお
、半導体基板表面の一部がＣＶＤ法ではなくス・やツタ
法等による第２の絶縁膜に接することになるが、この部
分は不純物ドーピング領域であり、接合面から少し離れ
た高濃度領域な素子特性に及ぼす影響は無すため、第２
の絶縁膜の堆積時におけるダメージは殆んど問題となら
ない。そして、不純物ドーピング領域以外の基板表面は
全てＣＶＤ法による第１の絶縁膜で覆われる仁とになる
ので、基板表面のダメージは極めて小さいものとなる。
このような効果は、半導体基板としてＩｎＳｂ等の化合
物半導体基板を用いるときに特に有益である。
物半導体基板を用いるときに特に有益である。
第２図（ａ）〜（ｄ）は本発明の一実施例を示す工程断
面図である。まず、第２図（ａ）に示す如くＮ型ＩｎＳ
ｂ基板（半導体基板）２７の一部表面にマグネシウム等
の不純物をドーピングしてＰ＋層（不純物ドーピング層
）１２を形成したのち、全面にＣＶＤ −８１０２膜（
第１の絶縁膜）１３を堆積した。なお、このときの膜形
成温度は３５０ （℃）以下とした。次いで、周知の・
やターニング法を用い、レジスト（図示せず）をマスク
としてＣＶＤ −５１０２Ｍ ７３ Ｋ開ロア ４ｆ形
成した。コノとき、開口Ｉ４の大きさぺび位置は所望す
るコンタクトホール径よシ大きく、コンタクトホール形
成予定領域全体を含む位置とし、かつＰ＋層１２の内側
に収まるものとした。
面図である。まず、第２図（ａ）に示す如くＮ型ＩｎＳ
ｂ基板（半導体基板）２７の一部表面にマグネシウム等
の不純物をドーピングしてＰ＋層（不純物ドーピング層
）１２を形成したのち、全面にＣＶＤ −８１０２膜（
第１の絶縁膜）１３を堆積した。なお、このときの膜形
成温度は３５０ （℃）以下とした。次いで、周知の・
やターニング法を用い、レジスト（図示せず）をマスク
としてＣＶＤ −５１０２Ｍ ７３ Ｋ開ロア ４ｆ形
成した。コノとき、開口Ｉ４の大きさぺび位置は所望す
るコンタクトホール径よシ大きく、コンタクトホール形
成予定領域全体を含む位置とし、かつＰ＋層１２の内側
に収まるものとした。
次に、第２図ｆｃ）に示す如く全面にスノやツタ５ｔｏ
２膜（第２の絶縁ＢＩＪ）１５を堆積した。次いで、第
２図（ｄ）に示す如くスパッタ５ｔｏ２膜１５上１’ｃ
−ｊ７１クトホール形成用のレジストノロを形成し、続
いてＮＨ４Ｆとｆ（Ｆとの水溶液を用い、レジスト１６
をマスクとしてス、？ツタ５ｓｏ２１１Ｊ Ｊ ｓ ｋ
選択エツチングした。かくして形成されたコンタクトホ
ール１７は、ＣＶＤ −５ｔｏ２膜１３に接することな
（スパッタ別０２膜１５に接することになるので、コン
タクトホール１７０基板表面近傍が大きくなる等の不都
合もなく加工精度の良いものであった。したがって、こ
れ以降の工程によシレジスト剥離、Ａｔ等の金属膜蒸着
及び金属膜・やターニング等を行えば、前述した空胴を
生じることな（Ｐ＋層Ｊ２からの電極引き出しが可能と
なる。
２膜（第２の絶縁ＢＩＪ）１５を堆積した。次いで、第
２図（ｄ）に示す如くスパッタ５ｔｏ２膜１５上１’ｃ
−ｊ７１クトホール形成用のレジストノロを形成し、続
いてＮＨ４Ｆとｆ（Ｆとの水溶液を用い、レジスト１６
をマスクとしてス、？ツタ５ｓｏ２１１Ｊ Ｊ ｓ ｋ
選択エツチングした。かくして形成されたコンタクトホ
ール１７は、ＣＶＤ −５ｔｏ２膜１３に接することな
（スパッタ別０２膜１５に接することになるので、コン
タクトホール１７０基板表面近傍が大きくなる等の不都
合もなく加工精度の良いものであった。したがって、こ
れ以降の工程によシレジスト剥離、Ａｔ等の金属膜蒸着
及び金属膜・やターニング等を行えば、前述した空胴を
生じることな（Ｐ＋層Ｊ２からの電極引き出しが可能と
なる。
しだがって、本実施例方法によれば、ＩｎＳｂ基板１１
の表面に空胴が発生することによる電流リークを未然に
防止することができ、素子特性の向上をはかυ得る。ま
た、特殊な技術を必要とすることなく、従来一般的な技
術を用いるのみで容易に実施し得る等の利点もある。
の表面に空胴が発生することによる電流リークを未然に
防止することができ、素子特性の向上をはかυ得る。ま
た、特殊な技術を必要とすることなく、従来一般的な技
術を用いるのみで容易に実施し得る等の利点もある。
なお、本発明は上述した実施例に限定されるものではな
い。例えば前記第１及び第２の絶縁膜は５ｔｏ２膜に限
るものではなぐ、窒化膜その他の絶縁膜であってもよい
、さらに、第２の絶縁膜の堆積方法はス・やツタ法に限
るものではなく、第１の絶縁膜上に緻密でビンボールの
少ない絶縁膜を堆積できる方法であればよい。５１０ｘ
のようなある種の誘電体膜はＭ清洗で堆積可能であシ、
またＳ ｌ ３Ｎ４等は減圧ＣＶＤ法が可能である。
い。例えば前記第１及び第２の絶縁膜は５ｔｏ２膜に限
るものではなぐ、窒化膜その他の絶縁膜であってもよい
、さらに、第２の絶縁膜の堆積方法はス・やツタ法に限
るものではなく、第１の絶縁膜上に緻密でビンボールの
少ない絶縁膜を堆積できる方法であればよい。５１０ｘ
のようなある種の誘電体膜はＭ清洗で堆積可能であシ、
またＳ ｌ ３Ｎ４等は減圧ＣＶＤ法が可能である。
また、前記ＩｎＳｂ基板の代りにはＩｎＰ＋ＧａＡｌ１
等の化合物半導体基板を用いてもよい。さらに、本発明
は基板表面上での高温プロセスを嫌う化合ｉ半導体基板
を用いる場合に有益な方法であるが単一元素からな暮半
導体基板に適用するととも可能である。その他、本発明
の要旨を逸脱しない範囲で１種々変形して実施すること
ができる。
等の化合物半導体基板を用いてもよい。さらに、本発明
は基板表面上での高温プロセスを嫌う化合ｉ半導体基板
を用いる場合に有益な方法であるが単一元素からな暮半
導体基板に適用するととも可能である。その他、本発明
の要旨を逸脱しない範囲で１種々変形して実施すること
ができる。
第１図（ａ）〜（Ｃ）は従来方法の問題点を説明するだ
めの工程断面図、第２図（ａ）〜（ＣＩ）は本発明の一
実施例を示す工程断面図である。 １ノ・・・ＩｎＳｂ基板（半導体基板）、１２・・・Ｐ
＋層（不純物ドーピング層）゛、１ 、？ ・・・ＣＶ
Ｄ Ｓ＋０２膜（第１の絶縁膜）、１４・・・開口、
１５・・・スパッタ５ｉ０２膜（第２の絶縁膜）、１６
・・・レジスト、１７・・・コンタクトホール。 出願人代叩人弁理土鈴江武彦 牙１図 電 牙２図
めの工程断面図、第２図（ａ）〜（ＣＩ）は本発明の一
実施例を示す工程断面図である。 １ノ・・・ＩｎＳｂ基板（半導体基板）、１２・・・Ｐ
＋層（不純物ドーピング層）゛、１ 、？ ・・・ＣＶ
Ｄ Ｓ＋０２膜（第１の絶縁膜）、１４・・・開口、
１５・・・スパッタ５ｉ０２膜（第２の絶縁膜）、１６
・・・レジスト、１７・・・コンタクトホール。 出願人代叩人弁理土鈴江武彦 牙１図 電 牙２図
Claims (3)
- （１）半導体基板上にＣＶＤ法により第１の絶縁膜全堆
積する工程と、上記第１の絶縁膜にコンタクトホール形
成予定領域全体を含み、かつ該領域下の不純物ドーピン
グ領域と上記基板との境界を含まない開口を形成する工
程と、次いで全面に第２の絶縁膜を堆積する工程と、上
記第２の絶縁膜にコンタ゛クトホールを形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - （２） 前記第１の絶縁膜は、３５０ ［℃）以下の
低温ＣＶＤ法により堆積されるものである特許請求の範
囲第１項記載の半導体装置の製造方法。 - （３）前記第２の絶縁膜は、ス・９ツタ法によシ堆積さ
れるものである特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1397383A JPS59150420A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1397383A JPS59150420A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59150420A true JPS59150420A (ja) | 1984-08-28 |
Family
ID=11848159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1397383A Pending JPS59150420A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171621A (ja) * | 1989-11-29 | 1991-07-25 | Mitsubishi Electric Corp | 多層膜構造の半導体装置およびその製造方法 |
| JPH03173126A (ja) * | 1989-11-30 | 1991-07-26 | Mitsubishi Electric Corp | 多層膜構造の半導体装置およびその製造方法 |
-
1983
- 1983-01-31 JP JP1397383A patent/JPS59150420A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171621A (ja) * | 1989-11-29 | 1991-07-25 | Mitsubishi Electric Corp | 多層膜構造の半導体装置およびその製造方法 |
| JPH03173126A (ja) * | 1989-11-30 | 1991-07-26 | Mitsubishi Electric Corp | 多層膜構造の半導体装置およびその製造方法 |
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