JPS6112394B2 - - Google Patents
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- JPS6112394B2 JPS6112394B2 JP14525977A JP14525977A JPS6112394B2 JP S6112394 B2 JPS6112394 B2 JP S6112394B2 JP 14525977 A JP14525977 A JP 14525977A JP 14525977 A JP14525977 A JP 14525977A JP S6112394 B2 JPS6112394 B2 JP S6112394B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、絶縁物
基板上の半導体薄膜を利用した半導体装置におい
て、電気的特性が安定でかつ信頼性の高い半導体
装置の製造方法を提供せんとするものである。
基板上の半導体薄膜を利用した半導体装置におい
て、電気的特性が安定でかつ信頼性の高い半導体
装置の製造方法を提供せんとするものである。
半導体装置を絶縁物基板上の半導体薄膜を用い
て形成することにより接合容量を大幅に減少でき
ることや、配線と基板間の寄生容量を小さくでき
ると共に絶縁分離が簡単で素子間のリーク電流が
少ない等の本質的な利点により高速化と低消費電
力化および高密度化を同時に実現することができ
る等により、これら半導体装置の開発研究は活発
に行なわれているが、その本質的な利点を充分に
生かした半導体装置やその製造法はまだ開発され
ていない。その多くのものは絶縁物基板としてサ
フアイア単結晶基板を用い、そのサフアイア単結
晶基板上に半導体薄膜としてシリコン単結晶をエ
ピタキシヤル成長により形成したものを用いてい
る。
て形成することにより接合容量を大幅に減少でき
ることや、配線と基板間の寄生容量を小さくでき
ると共に絶縁分離が簡単で素子間のリーク電流が
少ない等の本質的な利点により高速化と低消費電
力化および高密度化を同時に実現することができ
る等により、これら半導体装置の開発研究は活発
に行なわれているが、その本質的な利点を充分に
生かした半導体装置やその製造法はまだ開発され
ていない。その多くのものは絶縁物基板としてサ
フアイア単結晶基板を用い、そのサフアイア単結
晶基板上に半導体薄膜としてシリコン単結晶をエ
ピタキシヤル成長により形成したものを用いてい
る。
この様にサフアイア単結晶基板上にシリコン薄
膜を形成した基板を通常SOS（Silicon on
Sapphire）基板と称している（以下SOS基板と
略す）。SOS基板上に形成した従来の半導体装置
の概略図を第１図に示すと共にその製造工程にお
ける断面概略図を第２図に示す。
膜を形成した基板を通常SOS（Silicon on
Sapphire）基板と称している（以下SOS基板と
略す）。SOS基板上に形成した従来の半導体装置
の概略図を第１図に示すと共にその製造工程にお
ける断面概略図を第２図に示す。
第２図ａはSOS基板を示し、サフアイア基板１
上に（100）の面指数を有した単結晶シリコン２
が約0.5〜1.0μｍの膜厚で形成されている。単結
晶シリコン２の導電型はＮ型、Ｐ型いづれでも良
いが第２図においてはＰ型を用いたｎチヤンネル
MOS型素子の形成について記す。
上に（100）の面指数を有した単結晶シリコン２
が約0.5〜1.0μｍの膜厚で形成されている。単結
晶シリコン２の導電型はＮ型、Ｐ型いづれでも良
いが第２図においてはＰ型を用いたｎチヤンネル
MOS型素子の形成について記す。
第１の工程はシリコン島の形成である。これは
シリコン薄膜の不必要な領域のシリコンを選択的
にフオトリソ技術により取除き、必要領域のシリ
コン薄膜を島状に残存形成せしめるのであるが、
このとき単結晶シリコン２を選択的に除去するエ
ツチング液として異方性エツチング液である水酸
化カリウム（KOH）の15〜〜20％水溶液を60〜
80℃に熱したものを用いるとエツチング速度は
（100）面と（111）面で大きく異なり（100）面が
速くなる。その結果エツチング面に（111）面の
断面を持つようにエツチングが進行しそのエツチ
ング断面に（111）面のテーパーを有したシリコ
ン島３が形成される（第２図ｂ）。
シリコン薄膜の不必要な領域のシリコンを選択的
にフオトリソ技術により取除き、必要領域のシリ
コン薄膜を島状に残存形成せしめるのであるが、
このとき単結晶シリコン２を選択的に除去するエ
ツチング液として異方性エツチング液である水酸
化カリウム（KOH）の15〜〜20％水溶液を60〜
80℃に熱したものを用いるとエツチング速度は
（100）面と（111）面で大きく異なり（100）面が
速くなる。その結果エツチング面に（111）面の
断面を持つようにエツチングが進行しそのエツチ
ング断面に（111）面のテーパーを有したシリコ
ン島３が形成される（第２図ｂ）。
次にゲート絶縁膜としてシリコン酸化膜の形成
を酸化性雰囲気の熱処理炉中で行ない膜厚が約
700〜1000Åのシリコン酸化膜４を前記シリコン
島３上に形成する。その後ゲート金属として多結
晶シリコン５をCVD法や真空蒸着法あるいはス
パツタリング法等により前記シリコン酸化膜４上
に約0.3〜0.6μｍの厚さに形成する（第２図
ｃ）。
を酸化性雰囲気の熱処理炉中で行ない膜厚が約
700〜1000Åのシリコン酸化膜４を前記シリコン
島３上に形成する。その後ゲート金属として多結
晶シリコン５をCVD法や真空蒸着法あるいはス
パツタリング法等により前記シリコン酸化膜４上
に約0.3〜0.6μｍの厚さに形成する（第２図
ｃ）。
次にゲート形成領域上の多結晶シリコン５を通
常のフオトリソ技術により残存させ、ゲート電極
６を自己整合マスクとしてゲート領域外の前記シ
リコン酸化膜４をエツチング除去する。この時点
でシリコン島３上にソースおよびドレイン形成領
域上のシリコンが露出される。その後、該ソース
ドレイン形成領域および前記ゲート金属としての
多結晶シリコンへｎ型の不純物添加をイオン注入
法や熱拡散法により行ないソース３ａ、ドレイン
３ｂを形成すると共にゲート金属の抵抗を下げ
る。ソースおよびドドレインの拡散層３ａ，３ｂ
はその拡散深さがサフアイア１界面に達するよう
に形成される。このように拡散層を形成すること
によりソース、ドレインの接合容量を大幅に減じ
ることができる（第２図ｄ）。
常のフオトリソ技術により残存させ、ゲート電極
６を自己整合マスクとしてゲート領域外の前記シ
リコン酸化膜４をエツチング除去する。この時点
でシリコン島３上にソースおよびドレイン形成領
域上のシリコンが露出される。その後、該ソース
ドレイン形成領域および前記ゲート金属としての
多結晶シリコンへｎ型の不純物添加をイオン注入
法や熱拡散法により行ないソース３ａ、ドレイン
３ｂを形成すると共にゲート金属の抵抗を下げ
る。ソースおよびドドレインの拡散層３ａ，３ｂ
はその拡散深さがサフアイア１界面に達するよう
に形成される。このように拡散層を形成すること
によりソース、ドレインの接合容量を大幅に減じ
ることができる（第２図ｄ）。
次に配線層間の絶縁とパツシベーシヨンを目的
とした絶縁膜としてシリコン酸化膜７を基板の一
主面上にCVD法やスパツタリング法等により被
着形成する。シリコン酸化膜は時としてPSG（リ
ンシリケートガラス）膜をサンドイツチ状に入れ
ることもある。そしてゲート電極６およびソー
ス・ドレイン拡散層３ａ，３ｂと接した領域上の
適当な場所にコンタクトホール８としてシリコン
酸化膜７の開口部を形成する（第２図ｅ）。
とした絶縁膜としてシリコン酸化膜７を基板の一
主面上にCVD法やスパツタリング法等により被
着形成する。シリコン酸化膜は時としてPSG（リ
ンシリケートガラス）膜をサンドイツチ状に入れ
ることもある。そしてゲート電極６およびソー
ス・ドレイン拡散層３ａ，３ｂと接した領域上の
適当な場所にコンタクトホール８としてシリコン
酸化膜７の開口部を形成する（第２図ｅ）。
その後、配線金属としてアルミニウムを基板の
一主面上に真空蒸着がスパツタリング法等で形成
した後ゲートおよびソース、ドレインの電極配線
９をフオトリソ技術により行なう。その後アルミ
シンター処理を行なうことにより工程のほとんど
が終了し第１図に示した半導体装置を得る。
一主面上に真空蒸着がスパツタリング法等で形成
した後ゲートおよびソース、ドレインの電極配線
９をフオトリソ技術により行なう。その後アルミ
シンター処理を行なうことにより工程のほとんど
が終了し第１図に示した半導体装置を得る。
この様な工程を経て形成されたMOS型素子は
次の欠点を有している。シリコン島３の側面が全
て（111）面を有しているので、ゲート電極６が
シリコン島３からサフアイア基板上に延在してい
る場所すなわち第１図ｂイ部分においてシリコン
島３上面の（100）面に形成されたトランジスタ
と特性の異なつたトランジスタが形成される。即
ちゲート電極６がシリコン島３の端部を横断する
局部的な（111）面上にトランジスタが形成され
るのである。
次の欠点を有している。シリコン島３の側面が全
て（111）面を有しているので、ゲート電極６が
シリコン島３からサフアイア基板上に延在してい
る場所すなわち第１図ｂイ部分においてシリコン
島３上面の（100）面に形成されたトランジスタ
と特性の異なつたトランジスタが形成される。即
ちゲート電極６がシリコン島３の端部を横断する
局部的な（111）面上にトランジスタが形成され
るのである。
（100）面と（111）面のMOS型トランジスタ
の特性が異なるのは面指数によりその酸化膜とシ
リコン間の界面準位密度（Nss）に大きな差を生
ずることに起因する。即ち（111）面上の酸化膜
のNssが（100）面よりも大きくなることにより
ｎチヤンネルMOS型トランジスタの閾値電圧
（Vth）は（111）面上のトランジスタの方が低く
なる。このことにより本来の（100）面上のトラ
ンジスタにそれよりもVthの低いトランジスタが
並列に接続された状態となる。
の特性が異なるのは面指数によりその酸化膜とシ
リコン間の界面準位密度（Nss）に大きな差を生
ずることに起因する。即ち（111）面上の酸化膜
のNssが（100）面よりも大きくなることにより
ｎチヤンネルMOS型トランジスタの閾値電圧
（Vth）は（111）面上のトランジスタの方が低く
なる。このことにより本来の（100）面上のトラ
ンジスタにそれよりもVthの低いトランジスタが
並列に接続された状態となる。
このことがソース・ドレイン間のDCリーク電
流を増大させる原因となり消費電力を大きくする
と共に素子の動作不良や不安定性を招き、SOSを
用いた半導体装置本来の利点を生かしきれない結
果を招いていた。
流を増大させる原因となり消費電力を大きくする
と共に素子の動作不良や不安定性を招き、SOSを
用いた半導体装置本来の利点を生かしきれない結
果を招いていた。
なお、この欠点を防ぐべく、次に述べる方法が
提案されている。
提案されている。
（） シリコン島を形成するに際して、シリコ
ン除去領域のシリコンを異方性エツチング液に
より該シリコン膜厚のほぼ半分程度エツチング
除去後、該領域の残存シリコンを選択酸化する
ことによりシリコン島の島間をシリコンの熱酸
化膜で埋める（選択酸化平端化法）。
ン除去領域のシリコンを異方性エツチング液に
より該シリコン膜厚のほぼ半分程度エツチング
除去後、該領域の残存シリコンを選択酸化する
ことによりシリコン島の島間をシリコンの熱酸
化膜で埋める（選択酸化平端化法）。
（） シリコン除去領域のシリコンを異方性エ
ツチング液で完全にエツチング除去後、CVD
法により該シリコンの膜厚とほぼ同等のシリコ
ン酸化膜を該基板の一面上に堆積させ、その上
からネガテイブ型のフオトレジストを塗布した
後、該基板の裏面から露光を行ない残存したシ
リコン島をマスクとしてシリコン島の無い領域
のレジストを感光させる。このレジストをマス
クとしてシリコン島上面の前記シリコン酸化膜
を除去しシリコン島以外の領域をシリコン酸化
膜で選択的に埋めることによりシリコン島側面
を露出させず、かつ急峻な段部も形成されない
（絶縁膜埋込み法）。
ツチング液で完全にエツチング除去後、CVD
法により該シリコンの膜厚とほぼ同等のシリコ
ン酸化膜を該基板の一面上に堆積させ、その上
からネガテイブ型のフオトレジストを塗布した
後、該基板の裏面から露光を行ない残存したシ
リコン島をマスクとしてシリコン島の無い領域
のレジストを感光させる。このレジストをマス
クとしてシリコン島上面の前記シリコン酸化膜
を除去しシリコン島以外の領域をシリコン酸化
膜で選択的に埋めることによりシリコン島側面
を露出させず、かつ急峻な段部も形成されない
（絶縁膜埋込み法）。
しかるに、これらの方法もそれぞれ欠点を有し
ている。例えば選択酸化平端化法による場合はシ
リコン島形成領域外の残存シリコン膜がその膜厚
の約２倍の膜厚のシリコン酸化膜に体積膨張し、
このシリコン酸化膜によるシリコン島側面への応
力による結晶歪の発生、あるいはシリコンとサフ
アイアの熱膨張系数の相違に起因する結晶歪等に
より酸化時の条件によつては基板が破壊される。
また、選択酸化が高温で長時間に及ぶため不純物
分布や不純物濃度に変化をもたらす、等の重大な
欠点を有していた。
ている。例えば選択酸化平端化法による場合はシ
リコン島形成領域外の残存シリコン膜がその膜厚
の約２倍の膜厚のシリコン酸化膜に体積膨張し、
このシリコン酸化膜によるシリコン島側面への応
力による結晶歪の発生、あるいはシリコンとサフ
アイアの熱膨張系数の相違に起因する結晶歪等に
より酸化時の条件によつては基板が破壊される。
また、選択酸化が高温で長時間に及ぶため不純物
分布や不純物濃度に変化をもたらす、等の重大な
欠点を有していた。
また、絶縁膜埋込み法の場合はシリコン島上面
への光のまわり込みによりシリコン島上面にもシ
リコン酸化膜が残存し、該残存膜が不純物拡散時
の拡散防止マスクとして作用しシリコン島端部近
傍は不純物拡散が阻害される。このことによりソ
ースおよびドレインの接合容量が増えることや、
コンタクトホールの形成場所によりチヤンネル形
成部とソースおよびドレインの短絡が発生する。
またシリコン島上面の残存膜は該シリコン酸化膜
の形成時の膜厚に相当した急峻な段部を有してい
るので結果的には埋込みによる効果が別の場所で
損なわれる等の欠点を有していた。また、以上の
いづれの方法においても電極配線９ａがゲート配
線と交差する場所すなわち第１図ｂロにおいて電
極配線９ａの段切れによる断線が高い確率で発生
した。
への光のまわり込みによりシリコン島上面にもシ
リコン酸化膜が残存し、該残存膜が不純物拡散時
の拡散防止マスクとして作用しシリコン島端部近
傍は不純物拡散が阻害される。このことによりソ
ースおよびドレインの接合容量が増えることや、
コンタクトホールの形成場所によりチヤンネル形
成部とソースおよびドレインの短絡が発生する。
またシリコン島上面の残存膜は該シリコン酸化膜
の形成時の膜厚に相当した急峻な段部を有してい
るので結果的には埋込みによる効果が別の場所で
損なわれる等の欠点を有していた。また、以上の
いづれの方法においても電極配線９ａがゲート配
線と交差する場所すなわち第１図ｂロにおいて電
極配線９ａの段切れによる断線が高い確率で発生
した。
以上記述した如く従来においてはいづれの方法
も何らかの重大な欠点を有し、SOSを用いた半導
体装置本来の利点を生かしきれない結果を招いて
いた。
も何らかの重大な欠点を有し、SOSを用いた半導
体装置本来の利点を生かしきれない結果を招いて
いた。
本発明は絶縁物基板上に選択的に形成された単
結晶半導体薄膜の側面に電気的特性を悪化するよ
うな結晶面を形成することなく、かつ島領域なら
びにその上のゲート領域の側面及びその近傍にガ
ードリングを設け金属配線の断線を防止すること
によりリーク電流を低減すると共に安定な動作で
信頼性を高めた半導体装置を得るものである。そ
して、本発明は本出願人が提案した特願昭52−
110703号の方法を用いることを特徴とする。ここ
で提案された方法は基板表面に段部を設け、該基
板表面段部の上面、底面および側面に被膜を成長
させた後、該基板をガスエツチング装置内に入
れ、エツチングガスを基板にほぼ垂直に入射せし
め、該基板表面に垂直方向へのエツチングを選択
的に進行せしめ、段部の上面および底面の被膜を
全て除去して、段部の側面およびその近傍のみに
上記被膜を残存せしめるとから成る。本発明はこ
のような方法を用いることにより、絶縁基板上の
島領域側面に微細パターンを写真蝕刻法によらず
制御性良く形成可能とするものである。
結晶半導体薄膜の側面に電気的特性を悪化するよ
うな結晶面を形成することなく、かつ島領域なら
びにその上のゲート領域の側面及びその近傍にガ
ードリングを設け金属配線の断線を防止すること
によりリーク電流を低減すると共に安定な動作で
信頼性を高めた半導体装置を得るものである。そ
して、本発明は本出願人が提案した特願昭52−
110703号の方法を用いることを特徴とする。ここ
で提案された方法は基板表面に段部を設け、該基
板表面段部の上面、底面および側面に被膜を成長
させた後、該基板をガスエツチング装置内に入
れ、エツチングガスを基板にほぼ垂直に入射せし
め、該基板表面に垂直方向へのエツチングを選択
的に進行せしめ、段部の上面および底面の被膜を
全て除去して、段部の側面およびその近傍のみに
上記被膜を残存せしめるとから成る。本発明はこ
のような方法を用いることにより、絶縁基板上の
島領域側面に微細パターンを写真蝕刻法によらず
制御性良く形成可能とするものである。
本発明の一実施例としてSOS基板における
MOS型半導体装置の断面概略図を第３図に示す
と共にその製造における断面概略図を第４図に示
す。第３図および第４図において第１，２図と同
じ領域や部分には同じ番号を附した。第４図ａは
SOS基板を示している。サフアイア単結晶基板１
は1102の面指数を有していて該基板１上にはＰ型
で（100）の面指数を有したシリコン単結晶が約
0.5〜1.0μｍの膜厚に形成されている。該SOS基
板１上のシリコン島形成領域のシリコン単結晶２
を残存せしめるべくフオトリソ技術を用いて他の
領域のシリコン単結晶２をエツチング除去せしめ
シリコン島３を形成する。このエツチングで重要
なことは残存したシリコン島３の側面に（111）
面が現われず、かつ該側面がサフアイア基板１に
対して急峻に形成することである。このためエツ
チング剤やエツチング法は上記必須条件に適した
ものを用いなければならない。例えば液を用いた
エツチングの場合はエツチング速度が大きい程こ
の目的に合致するので、弗酸（HF）１に対して
硝酸（TNO3）を20〜50倍の容積比に混合した液
を用いて室温程度の温度で行なつても良い。また
液を用いない方法として電界の印加されたリアク
テイブスパツター法やプラズマエツチ法等による
ドライエツチング法を用いても良い。該シリコン
島３の形成を寸法精度良く行なう場合はあらかじ
めSOS基板上にシリコンと密着性の良いシリコン
酸化膜をCVD法や熱酸化法により形成し、該シ
リコン酸化膜をシリコン島３の形成マスクでSOS
基板上に残存せしめた後、該残存膜をエツチング
マスクとしてシリコン単結晶２を選択的にエツチ
ング除去し、シリコン島３上の前記シリコン酸化
膜を別のエツチヤントにて除去すると共にシリコ
ン島３表面を清浄にするｂ。
MOS型半導体装置の断面概略図を第３図に示す
と共にその製造における断面概略図を第４図に示
す。第３図および第４図において第１，２図と同
じ領域や部分には同じ番号を附した。第４図ａは
SOS基板を示している。サフアイア単結晶基板１
は1102の面指数を有していて該基板１上にはＰ型
で（100）の面指数を有したシリコン単結晶が約
0.5〜1.0μｍの膜厚に形成されている。該SOS基
板１上のシリコン島形成領域のシリコン単結晶２
を残存せしめるべくフオトリソ技術を用いて他の
領域のシリコン単結晶２をエツチング除去せしめ
シリコン島３を形成する。このエツチングで重要
なことは残存したシリコン島３の側面に（111）
面が現われず、かつ該側面がサフアイア基板１に
対して急峻に形成することである。このためエツ
チング剤やエツチング法は上記必須条件に適した
ものを用いなければならない。例えば液を用いた
エツチングの場合はエツチング速度が大きい程こ
の目的に合致するので、弗酸（HF）１に対して
硝酸（TNO3）を20〜50倍の容積比に混合した液
を用いて室温程度の温度で行なつても良い。また
液を用いない方法として電界の印加されたリアク
テイブスパツター法やプラズマエツチ法等による
ドライエツチング法を用いても良い。該シリコン
島３の形成を寸法精度良く行なう場合はあらかじ
めSOS基板上にシリコンと密着性の良いシリコン
酸化膜をCVD法や熱酸化法により形成し、該シ
リコン酸化膜をシリコン島３の形成マスクでSOS
基板上に残存せしめた後、該残存膜をエツチング
マスクとしてシリコン単結晶２を選択的にエツチ
ング除去し、シリコン島３上の前記シリコン酸化
膜を別のエツチヤントにて除去すると共にシリコ
ン島３表面を清浄にするｂ。
その後ゲート絶縁膜としてシリコン酸化膜を形
成すべく清浄な熱酸化炉中で酸化処理を行ない約
700〜1000Åの膜厚のシリコン酸化膜４を形成す
る。該酸化炉中の雰囲気は乾燥酸素またはスチー
ム入り酸素のいづれでも良い。また該雰囲気中に
塩化水素（Hcl）ガスを数％混入させても良い。
酸化温度は900℃以上で行なう。このようにして
ゲート絶縁膜としての清浄なシリコン酸化膜４を
形成した基板上にゲート金属として多結晶シリコ
ン５をCVD法や真空蒸着法等で約0.3〜0.6μｍの
厚さに被着する（第４図ｃ）。
成すべく清浄な熱酸化炉中で酸化処理を行ない約
700〜1000Åの膜厚のシリコン酸化膜４を形成す
る。該酸化炉中の雰囲気は乾燥酸素またはスチー
ム入り酸素のいづれでも良い。また該雰囲気中に
塩化水素（Hcl）ガスを数％混入させても良い。
酸化温度は900℃以上で行なう。このようにして
ゲート絶縁膜としての清浄なシリコン酸化膜４を
形成した基板上にゲート金属として多結晶シリコ
ン５をCVD法や真空蒸着法等で約0.3〜0.6μｍの
厚さに被着する（第４図ｃ）。
次にゲート形成領域上の多結晶シリコン５を残
すべくフオトリソ技術を用いてゲート電極６を形
成する。該工程におけるゲート形成領域外の多結
晶シリコン５のエツチング除去法として、弗酸硝
酸系のシリコンエツチング液を用いたWETエツ
チング法や、フレオン系のプラズマ雰囲気中での
DRYエツチング法等いづれの方法を用いても良
い。次に前記ゲート電極６を自己整合マスクとし
てゲート形成領域外の前記ゲート絶縁膜用シリコ
ン酸化膜４を弗化アンモニウム、弗酸系のエツチ
ング液にて除去する。このようにしてゲート領域
外のシリコン酸化膜４を除去することによりシリ
コン島３上のソース・ドレイン形成領域のシリコ
ンが露出される。次にソース・ドレイン領域およ
び前記ゲート金属の多結晶シリコンに、シリコン
島３の導電型と逆導電型の不純物ドーピングをイ
オン注入法や熱拡散法により行ないソース・ドレ
インの各拡散層３ａ，３ｂを形成すると共にゲー
ト金属の面抵抗を下げる。ソースおよびドレイン
の拡散層３ａ，３ｂはその拡散深さが単結晶シリ
コン２とサフアイア基板１の界面迄充分に達する
ように形成する（第４図ｄ）。
すべくフオトリソ技術を用いてゲート電極６を形
成する。該工程におけるゲート形成領域外の多結
晶シリコン５のエツチング除去法として、弗酸硝
酸系のシリコンエツチング液を用いたWETエツ
チング法や、フレオン系のプラズマ雰囲気中での
DRYエツチング法等いづれの方法を用いても良
い。次に前記ゲート電極６を自己整合マスクとし
てゲート形成領域外の前記ゲート絶縁膜用シリコ
ン酸化膜４を弗化アンモニウム、弗酸系のエツチ
ング液にて除去する。このようにしてゲート領域
外のシリコン酸化膜４を除去することによりシリ
コン島３上のソース・ドレイン形成領域のシリコ
ンが露出される。次にソース・ドレイン領域およ
び前記ゲート金属の多結晶シリコンに、シリコン
島３の導電型と逆導電型の不純物ドーピングをイ
オン注入法や熱拡散法により行ないソース・ドレ
インの各拡散層３ａ，３ｂを形成すると共にゲー
ト金属の面抵抗を下げる。ソースおよびドレイン
の拡散層３ａ，３ｂはその拡散深さが単結晶シリ
コン２とサフアイア基板１の界面迄充分に達する
ように形成する（第４図ｄ）。
次に該不純物拡散の終了した基板の一主面上に
全域にガードリング用絶縁膜を減圧CVD法やス
パツタリング法で被着形成する。該工程で重要な
ことはシリコン島３やゲート部の側面の急峻な段
部においてもカバレージ良く前記ガードリング用
絶縁物質を被着形成することであり、その点では
減圧CVD法やスパツタリング法を用いて被着形
成すると、反応ガスや被着前の被着物の分子の平
均自由行程が長くなり側面へのまわり込みが多く
なり有利である。本実施例においてはシリコン酸
化膜４′を減圧CVD法で被着形成した。なお、シ
リコン酸化膜４′を被着形成前に、シリコン島３
およびゲート金属の表面にシリコン酸化膜を数百
オングストローム程度被着形成することにより次
工程のエツチングのストツパーとしても良い。シ
リコン酸化膜４′を減圧CVD法にて被着すること
により急峻なシリコン島３およびゲート金属６の
側面にもそれらの上面とほぼ同程度の膜厚で形成
できた第４図ｅ。
全域にガードリング用絶縁膜を減圧CVD法やス
パツタリング法で被着形成する。該工程で重要な
ことはシリコン島３やゲート部の側面の急峻な段
部においてもカバレージ良く前記ガードリング用
絶縁物質を被着形成することであり、その点では
減圧CVD法やスパツタリング法を用いて被着形
成すると、反応ガスや被着前の被着物の分子の平
均自由行程が長くなり側面へのまわり込みが多く
なり有利である。本実施例においてはシリコン酸
化膜４′を減圧CVD法で被着形成した。なお、シ
リコン酸化膜４′を被着形成前に、シリコン島３
およびゲート金属の表面にシリコン酸化膜を数百
オングストローム程度被着形成することにより次
工程のエツチングのストツパーとしても良い。シ
リコン酸化膜４′を減圧CVD法にて被着すること
により急峻なシリコン島３およびゲート金属６の
側面にもそれらの上面とほぼ同程度の膜厚で形成
できた第４図ｅ。
次に、基板をリアクテイブスパツタリング装置
内に載置する。この場合、基板１が平行電極に対
してほぼ平行になるように載置し、エツチング用
反応ガスとして炭素のハロゲン化合物例えばフロ
ン１２（CC2F2）やフロン１４（CF4）等を反応
装置内に導入し、基板の載置部を介するように平
行電極間に電圧を印加することにより導入ガスを
プラズマ放電させる。
内に載置する。この場合、基板１が平行電極に対
してほぼ平行になるように載置し、エツチング用
反応ガスとして炭素のハロゲン化合物例えばフロ
ン１２（CC2F2）やフロン１４（CF4）等を反応
装置内に導入し、基板の載置部を介するように平
行電極間に電圧を印加することにより導入ガスを
プラズマ放電させる。
即ち、反応装置内の平行電極間の領域上におい
て該平行電極とほぼ平行をなすように前記基板１
を載置すると、反応性を有したガスやイオンが基
板に対してほぼ垂直な角度で入射することになり
前工程で被着形成したシリコン酸化膜４′の表面
から垂直な方向即ちサフアイア基板１に向つてエ
ツチングが進行する。しかしシリコン島３および
ゲート金属側面のシリコン酸化膜４′においては
反応性ガスの入射角度の影響で側面からのエツチ
ングは殆んど進行しない。また側面部のシリコン
酸化膜４′を垂直方向に見れば単結晶シリコン２
の膜厚分即ちシリコン島３の段差とゲート部の段
差あるいはゲート金属の膜厚分だけ他の部分より
厚くなつているので、シリコン島３およびゲート
金属６上面のシリコン酸化膜４′が完全にエツチ
ング除去された時点あるいはその直前でエツチン
グを停止すると、シリコン島３とゲート金属の側
面及びその近傍にのみシリコン酸化膜の残存した
ガードリング１４ａ，１４ｂが形成できる。ガー
ドリング１４ａ，１４ｂはシリコン島３とゲート
金属の側面およびその近傍を覆うと共に、その外
周壁はシリコン島３やゲート金属の急峻な側面よ
りもゆるやかな角度でサフアイア基板１やシリコ
ン島３の上面と接していて金属配線の断線を防止
すると共にリーク電流を低減させ信頼性を向上す
る役目をはたし、本発明の大きな特長となる。
て該平行電極とほぼ平行をなすように前記基板１
を載置すると、反応性を有したガスやイオンが基
板に対してほぼ垂直な角度で入射することになり
前工程で被着形成したシリコン酸化膜４′の表面
から垂直な方向即ちサフアイア基板１に向つてエ
ツチングが進行する。しかしシリコン島３および
ゲート金属側面のシリコン酸化膜４′においては
反応性ガスの入射角度の影響で側面からのエツチ
ングは殆んど進行しない。また側面部のシリコン
酸化膜４′を垂直方向に見れば単結晶シリコン２
の膜厚分即ちシリコン島３の段差とゲート部の段
差あるいはゲート金属の膜厚分だけ他の部分より
厚くなつているので、シリコン島３およびゲート
金属６上面のシリコン酸化膜４′が完全にエツチ
ング除去された時点あるいはその直前でエツチン
グを停止すると、シリコン島３とゲート金属の側
面及びその近傍にのみシリコン酸化膜の残存した
ガードリング１４ａ，１４ｂが形成できる。ガー
ドリング１４ａ，１４ｂはシリコン島３とゲート
金属の側面およびその近傍を覆うと共に、その外
周壁はシリコン島３やゲート金属の急峻な側面よ
りもゆるやかな角度でサフアイア基板１やシリコ
ン島３の上面と接していて金属配線の断線を防止
すると共にリーク電流を低減させ信頼性を向上す
る役目をはたし、本発明の大きな特長となる。
さて、一つのガードリング膜１４の形成を第５
図を参照して説明する。第５図は島３の近傍のみ
を拡大して示したもので、シリコン酸化膜４′の
エツチングの進行状態が時刻t1→t2→t3に応じて
点線で示してある。エツチングとしては、前述の
ごとくフレオン系のガス、例えばCF4やCC2F2
等を用いる平行電極構造の反応性スパツタエツチ
ングが適している。例えば、400Wの電力を印加
し0.01torr程度の真空度で行なうことにより活性
ラジカルＦの如きエツチングガス１５を基板１の
表面にほぼ垂直に入射せしめる事が出来る。酸化
膜４′のうち基板１の表面と平行な面４ｂ，４ｃ
にはエツチングガスがほぼ垂直に入射するが、島
３の側面３′とほぼ平行をなす面４ａにはほぼ平
行に入射するので、面４ａの単位面積当りに入射
するエツチングガスの量は面４ｂや４ｃに比して
極めて少ない。従つて面４ａ上に於けるエツチン
グ速度、すなわちこの図で左右への面４ａの後退
速度はきわめて小さく、エツチング時間の推移t1
→t2→t3に伴なつて、点線で示した如くエツチン
グ面が移動する。島３の上面３″上からシリコン
酸化膜４′が丁度除去された時刻t3には、島３の
側面３′およびその近傍の基板１表面のみを覆つ
て酸化膜４′の一部のガードリング１４ａが残存
する。エツチングは時刻t3をやや上回つた時点で
停止する。このガードリング１４ａのパターン中
LGは主として酸化膜４′の膜厚で決まり、写真蝕
刻法を用いないのでその限界や精度に無関係であ
る。またエツチングガスの入射方向が基板表面に
垂直であり、島３の周囲全体にガードリング１４
ａを同時に形成できる。なお、ガードリング１４
ｂの場合も１４ａと同様に形成される。
図を参照して説明する。第５図は島３の近傍のみ
を拡大して示したもので、シリコン酸化膜４′の
エツチングの進行状態が時刻t1→t2→t3に応じて
点線で示してある。エツチングとしては、前述の
ごとくフレオン系のガス、例えばCF4やCC2F2
等を用いる平行電極構造の反応性スパツタエツチ
ングが適している。例えば、400Wの電力を印加
し0.01torr程度の真空度で行なうことにより活性
ラジカルＦの如きエツチングガス１５を基板１の
表面にほぼ垂直に入射せしめる事が出来る。酸化
膜４′のうち基板１の表面と平行な面４ｂ，４ｃ
にはエツチングガスがほぼ垂直に入射するが、島
３の側面３′とほぼ平行をなす面４ａにはほぼ平
行に入射するので、面４ａの単位面積当りに入射
するエツチングガスの量は面４ｂや４ｃに比して
極めて少ない。従つて面４ａ上に於けるエツチン
グ速度、すなわちこの図で左右への面４ａの後退
速度はきわめて小さく、エツチング時間の推移t1
→t2→t3に伴なつて、点線で示した如くエツチン
グ面が移動する。島３の上面３″上からシリコン
酸化膜４′が丁度除去された時刻t3には、島３の
側面３′およびその近傍の基板１表面のみを覆つ
て酸化膜４′の一部のガードリング１４ａが残存
する。エツチングは時刻t3をやや上回つた時点で
停止する。このガードリング１４ａのパターン中
LGは主として酸化膜４′の膜厚で決まり、写真蝕
刻法を用いないのでその限界や精度に無関係であ
る。またエツチングガスの入射方向が基板表面に
垂直であり、島３の周囲全体にガードリング１４
ａを同時に形成できる。なお、ガードリング１４
ｂの場合も１４ａと同様に形成される。
次に該基板をリアクテイブスパツタリング装置
から取出し基板上の不要なものを除去する目的で
表面洗浄を行なう。この洗浄においては前記ガー
ドリング１４ａ，１４ｂの形状が大きく変化しな
いような洗浄法を選ばなければならない第４図
ｆ。
から取出し基板上の不要なものを除去する目的で
表面洗浄を行なう。この洗浄においては前記ガー
ドリング１４ａ，１４ｂの形状が大きく変化しな
いような洗浄法を選ばなければならない第４図
ｆ。
次にガードリング１４ａ，１４ｂと接している
それぞれの面との密着を向上させると共にDRY
エツチング時の基板へのダメージを緩和する目的
で熱処理を行なう。この熱処理は1000℃前後の窒
素または酸素雰囲気中で30分程度行なう。次に配
線層間の絶縁とパツシベーシヨンを目的としてシ
リコン酸化膜７を基板の一主面上にCVD法やス
パツタリング法等により約0.4〜0.8μｍの厚さに
被着する。シリコン酸化膜７中にPSG（リンシリ
ケートガラス）をサンドイツチ状に入れても良
い。シリコン酸化膜７は前記ガードリング１４
ａ，１４ｂの作用でシリコン島３やゲート金属の
周辺で途切れることなくスムーズに被着する。こ
のようにして形成したシリコン酸化膜７と前記ゲ
ート電極６およびソース・ドレイン拡散層３ａ，
３ｂが接したそれぞれの領域上の適当な位置にコ
ンタクトホール８を形成する（第４図ｑ）。
それぞれの面との密着を向上させると共にDRY
エツチング時の基板へのダメージを緩和する目的
で熱処理を行なう。この熱処理は1000℃前後の窒
素または酸素雰囲気中で30分程度行なう。次に配
線層間の絶縁とパツシベーシヨンを目的としてシ
リコン酸化膜７を基板の一主面上にCVD法やス
パツタリング法等により約0.4〜0.8μｍの厚さに
被着する。シリコン酸化膜７中にPSG（リンシリ
ケートガラス）をサンドイツチ状に入れても良
い。シリコン酸化膜７は前記ガードリング１４
ａ，１４ｂの作用でシリコン島３やゲート金属の
周辺で途切れることなくスムーズに被着する。こ
のようにして形成したシリコン酸化膜７と前記ゲ
ート電極６およびソース・ドレイン拡散層３ａ，
３ｂが接したそれぞれの領域上の適当な位置にコ
ンタクトホール８を形成する（第４図ｑ）。
その後配線金属としてアルミニウムを真空蒸着
法やスパツタリング法で該基板の一主面上に約１
μｍ程度の厚さに被着する。次にソース・ドレイ
ンおよびゲートの電極配線９ｂ，９ｃ，９ａをフ
オトリソ技術を用いて形成し、その後500℃前後
の窒素雰囲気中でアルミシンター処理を行なうこ
とにより第３図で示した半導体装置を得る。
法やスパツタリング法で該基板の一主面上に約１
μｍ程度の厚さに被着する。次にソース・ドレイ
ンおよびゲートの電極配線９ｂ，９ｃ，９ａをフ
オトリソ技術を用いて形成し、その後500℃前後
の窒素雰囲気中でアルミシンター処理を行なうこ
とにより第３図で示した半導体装置を得る。
以上本発明の一実施例に記した如く、本発明の
基本となるのは急峻な側面を有したシリコン島と
ゲート金属の側面およびその近傍に選択的なマス
クを用いずに簡便で制御性よく確実な方法でたと
えば絶縁物質からなるガードリングを形成するこ
とにより、シリコン島やゲート部側面及びゲート
金属の急峻な立上り角度を緩和し金属配線の断線
を防止すると共にリーク電流の低減をはかり信頼
性を向上することができる。
基本となるのは急峻な側面を有したシリコン島と
ゲート金属の側面およびその近傍に選択的なマス
クを用いずに簡便で制御性よく確実な方法でたと
えば絶縁物質からなるガードリングを形成するこ
とにより、シリコン島やゲート部側面及びゲート
金属の急峻な立上り角度を緩和し金属配線の断線
を防止すると共にリーク電流の低減をはかり信頼
性を向上することができる。
以上の方法によれば、シリコン島３の側面に
（111）面を有していないので、ゲート電極がシリ
コン島３上から絶縁基板１上に延在する場所での
異種特性のトランジスタが並列接続状に形成され
る現像が無くなり動作が安定化し、特にｎチヤン
ネルの直流リーク電流が大幅に減少すると共にゲ
ート金属と交差する電極配線の交差点近傍での段
切れによる断線も大幅に減少し信頼性が向上し
た。また従来の選択酸化平端化法の熱酸化に起因
するオートドーピング、不純物の再分布あるいは
シリコン単結晶中に残留する応力が与える電気的
特性への悪影響等や絶縁膜埋込法の光のまわり込
みによる欠点等は本発明においては発生しない。
また工程が簡便である等で本発明は工業上有益で
ある。尚、上記実施例においてはSOS基板上にシ
ングルチヤンネルのシリコンゲートMOS型素子
の形成について記したが、他の絶縁基板上に被着
した半導体薄膜を用いて形成する絶縁ゲート型電
界効果型素子において相補型素子あるいは多結晶
シリコン以外の他のゲートメタルを用いてもよ
い。
（111）面を有していないので、ゲート電極がシリ
コン島３上から絶縁基板１上に延在する場所での
異種特性のトランジスタが並列接続状に形成され
る現像が無くなり動作が安定化し、特にｎチヤン
ネルの直流リーク電流が大幅に減少すると共にゲ
ート金属と交差する電極配線の交差点近傍での段
切れによる断線も大幅に減少し信頼性が向上し
た。また従来の選択酸化平端化法の熱酸化に起因
するオートドーピング、不純物の再分布あるいは
シリコン単結晶中に残留する応力が与える電気的
特性への悪影響等や絶縁膜埋込法の光のまわり込
みによる欠点等は本発明においては発生しない。
また工程が簡便である等で本発明は工業上有益で
ある。尚、上記実施例においてはSOS基板上にシ
ングルチヤンネルのシリコンゲートMOS型素子
の形成について記したが、他の絶縁基板上に被着
した半導体薄膜を用いて形成する絶縁ゲート型電
界効果型素子において相補型素子あるいは多結晶
シリコン以外の他のゲートメタルを用いてもよ
い。
第１図ａはSOS基板を用いた半導体装置の従来
の断面概略図、同ｂはａの平面概略図、第２図ａ
〜ｅはSOS基板を用いた半導体装置の従来の製造
工程における断面概略図、第３図はSOS基板を用
いた本発明による半導体装置の一実施例の断面概
略図、第４図ａ〜ｑはSOS基板を用いた本発明の
一実施例による半導体装置の製造工程における断
面概略図、第５図は第４図における製造工程の一
部断面図である。 １……サフアイア単結晶基板（絶縁物基板）、
２……単結晶シリコン（半導体薄膜）、３……シ
リコン島、４……シリコン酸化膜（ゲート絶縁
膜）、４′……シリコン酸化膜（ガードリング用被
膜）、５……多結晶シリコン（ゲート用金属）、６
……ゲート電極、７……シリコン酸化膜、９……
電極配線、１４ａ，１４ｂ……ガードリング。
の断面概略図、同ｂはａの平面概略図、第２図ａ
〜ｅはSOS基板を用いた半導体装置の従来の製造
工程における断面概略図、第３図はSOS基板を用
いた本発明による半導体装置の一実施例の断面概
略図、第４図ａ〜ｑはSOS基板を用いた本発明の
一実施例による半導体装置の製造工程における断
面概略図、第５図は第４図における製造工程の一
部断面図である。 １……サフアイア単結晶基板（絶縁物基板）、
２……単結晶シリコン（半導体薄膜）、３……シ
リコン島、４……シリコン酸化膜（ゲート絶縁
膜）、４′……シリコン酸化膜（ガードリング用被
膜）、５……多結晶シリコン（ゲート用金属）、６
……ゲート電極、７……シリコン酸化膜、９……
電極配線、１４ａ，１４ｂ……ガードリング。
Claims (1)
- 【特許請求の範囲】 １ 絶縁物基板の一主面上に半導体結晶薄膜より
なる島領域を、この島領域の側面と上記絶縁物基
板の一主面とのなす角度がほぼ垂直になるように
選択的に形成する工程と、上記島領域上に選択的
に形成されたゲート領域と、上記ゲート領域表面
と側面、島領域表面と側面ならびに絶縁物基板上
にガードリング用被膜を被着させる工程と、上記
基板表面にほぼ垂直に入射するエツチングガスに
より上記ガードリング用被膜のドライエツチング
を行い、上記ゲート領域の側面およびその近傍な
らびに上記島領域の側面およびその近傍を覆う如
く、第１，第２のガードリング用被膜を残存させ
る工程とを備えたことを特徴とする半導体装置の
製造方法。 ２ 第１，第２のガードリング用被膜のエツチヤ
ントとして炭素のハロゲン化合物を活性化して反
応性としたものを用い、上記エツチヤントを電界
により絶縁物基板の一主面に垂直に入射せしめて
なることを特徴とする特許請求の範囲第１項に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14525977A JPS5477579A (en) | 1977-12-02 | 1977-12-02 | Semiconductor device and production of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14525977A JPS5477579A (en) | 1977-12-02 | 1977-12-02 | Semiconductor device and production of the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5477579A JPS5477579A (en) | 1979-06-21 |
| JPS6112394B2 true JPS6112394B2 (ja) | 1986-04-08 |
Family
ID=15380987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14525977A Granted JPS5477579A (en) | 1977-12-02 | 1977-12-02 | Semiconductor device and production of the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5477579A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618441A (en) * | 1979-07-23 | 1981-02-21 | Fujitsu Ltd | Semiconductor device |
-
1977
- 1977-12-02 JP JP14525977A patent/JPS5477579A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5477579A (en) | 1979-06-21 |
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