JPH09116009A - 接続孔の形成方法 - Google Patents
接続孔の形成方法Info
- Publication number
- JPH09116009A JPH09116009A JP7273835A JP27383595A JPH09116009A JP H09116009 A JPH09116009 A JP H09116009A JP 7273835 A JP7273835 A JP 7273835A JP 27383595 A JP27383595 A JP 27383595A JP H09116009 A JPH09116009 A JP H09116009A
- Authority
- JP
- Japan
- Prior art keywords
- film
- connection hole
- etching
- sidewall
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
Abstract
(57)【要約】
【課題】 複数種類の絶縁膜を積層した構造の層間絶縁
膜に接続孔を開口した後、フッ酸系のエッチング液でラ
イトエッチングを行うと、接続孔の側壁に露出した種類
の異なる絶縁膜の界面部分に凹部が形成されて側壁が凸
凹になる。 【解決手段】 第１工程で、複数種類の絶縁膜を積層し
た構造の層間絶縁膜２３に接続孔２４を開口し、第２工
程で、接続孔２４の側壁にサイドウォール膜２６を形成
した後、第３工程で、接続孔２４の底部に形成されてい
る自然酸化膜３０を除去することを課題の解決手段とす
る。
膜に接続孔を開口した後、フッ酸系のエッチング液でラ
イトエッチングを行うと、接続孔の側壁に露出した種類
の異なる絶縁膜の界面部分に凹部が形成されて側壁が凸
凹になる。 【解決手段】 第１工程で、複数種類の絶縁膜を積層し
た構造の層間絶縁膜２３に接続孔２４を開口し、第２工
程で、接続孔２４の側壁にサイドウォール膜２６を形成
した後、第３工程で、接続孔２４の底部に形成されてい
る自然酸化膜３０を除去することを課題の解決手段とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
工程における接続孔の形成方法に関するものである。
工程における接続孔の形成方法に関するものである。
【０００２】
【従来の技術】半導体デバイスの微細化、高集積化が進
むにつれて、ますますＬＳＩチップの製造工程での加工
技術に対する要求が厳しくなっている。特に近年は、リ
ソグラフィーにおけるパターンの形成とドライエッチン
グによるパターン加工において、集積度の向上とともに
加工限界に近い領域でのさらなる寸法精度および寸法余
裕（マージン）の向上が求められている。そして配線層
数の増加にともなってデバイスの段差が増大し、それに
よって、リソグラフィー技術の露光工程における焦点深
度が低くなり、またドライエッチングにおける段差部分
での残査（ストリンガー）が発生し易くなっている。
むにつれて、ますますＬＳＩチップの製造工程での加工
技術に対する要求が厳しくなっている。特に近年は、リ
ソグラフィーにおけるパターンの形成とドライエッチン
グによるパターン加工において、集積度の向上とともに
加工限界に近い領域でのさらなる寸法精度および寸法余
裕（マージン）の向上が求められている。そして配線層
数の増加にともなってデバイスの段差が増大し、それに
よって、リソグラフィー技術の露光工程における焦点深
度が低くなり、またドライエッチングにおける段差部分
での残査（ストリンガー）が発生し易くなっている。
【０００３】それらを解消するべく層間絶縁膜もしくは
配線の平坦化プロセスが開発されてきている。特にグロ
ーバルな平坦化形状を達成することによって、リソグラ
フィーにおける焦点深度の向上を図ろうとしている。層
間絶縁膜が完全に平坦化されれば、配線形成時のドライ
エッチングにおける必要オーバエッチング量が少なくな
り、また金属膜のステップカバリッジに起因する配線の
信頼性を高めることが可能となる。
配線の平坦化プロセスが開発されてきている。特にグロ
ーバルな平坦化形状を達成することによって、リソグラ
フィーにおける焦点深度の向上を図ろうとしている。層
間絶縁膜が完全に平坦化されれば、配線形成時のドライ
エッチングにおける必要オーバエッチング量が少なくな
り、また金属膜のステップカバリッジに起因する配線の
信頼性を高めることが可能となる。
【０００４】その方法の一つとして、化学的機械研磨
（ケミカルメカニカルポリシング）による層間絶縁膜の
平坦化技術が開示されている。この層間絶縁膜のケミカ
ルメカニカルポリシングによる平坦化技術の一例を以下
に説明する。層間絶縁膜は、研磨速度の速い膜〔例えば
ホウ素リンシリケートガラス（ＢＰＳＧ）のような膜〕
を、研磨速度の遅い膜〔例えばノンドープトシリケート
ガラス（ＮＳＧ）のような膜〕で挟むように積層した構
造で形成する。そして研磨速度の遅い膜を研磨ストッパ
ーにして、層間絶縁膜の表面の平坦化して、ゲート電
極、配線等の段差を解消する。この方法によれば、２種
類の酸化シリコン（ＳｉＯ2 ）膜の研磨速度の違いを利
用して研磨速度の面内分布を吸収する、もしくは研磨の
終点検出のマージンを拡大する等が可能となるため、ウ
エハ径が大きくなるにつれて研磨に起因する不均一性の
部分を構造的に回避できるようになる。したがって、今
後はますます重要な技術になってくる。
（ケミカルメカニカルポリシング）による層間絶縁膜の
平坦化技術が開示されている。この層間絶縁膜のケミカ
ルメカニカルポリシングによる平坦化技術の一例を以下
に説明する。層間絶縁膜は、研磨速度の速い膜〔例えば
ホウ素リンシリケートガラス（ＢＰＳＧ）のような膜〕
を、研磨速度の遅い膜〔例えばノンドープトシリケート
ガラス（ＮＳＧ）のような膜〕で挟むように積層した構
造で形成する。そして研磨速度の遅い膜を研磨ストッパ
ーにして、層間絶縁膜の表面の平坦化して、ゲート電
極、配線等の段差を解消する。この方法によれば、２種
類の酸化シリコン（ＳｉＯ2 ）膜の研磨速度の違いを利
用して研磨速度の面内分布を吸収する、もしくは研磨の
終点検出のマージンを拡大する等が可能となるため、ウ
エハ径が大きくなるにつれて研磨に起因する不均一性の
部分を構造的に回避できるようになる。したがって、今
後はますます重要な技術になってくる。
【０００５】
【発明が解決しようとする課題】しかしながら、研磨速
度が異なる積層膜を用いて、研磨により平坦化した層間
絶縁膜に対して、従来と同様の方法によって接続孔を形
成すると以下のような問題が生じた。 （ａ）平坦化した層間絶縁膜に接続孔を開口した後、金
属を埋め込む前のライトエッチング処理を行うと、接続
孔の内部、特に側壁部の層間絶縁膜が研磨速度の異なる
膜が不均一にエッチングされる。そのため、側壁が凸凹
になる。 （ｂ）上記のような形状の接続孔の内部に金属を埋め込
むと、スパッタリングによって埋め込む場合には、層間
絶縁膜が不均一にエッチングされた部分で段切れが発生
し、接続孔の埋め込み不良を発生する。また、タングス
テンプラグの埋め込みの場合には、接続孔内の側壁に密
着層が不連続に形成されるため、その不連続の部分で剥
がれが発生する。
度が異なる積層膜を用いて、研磨により平坦化した層間
絶縁膜に対して、従来と同様の方法によって接続孔を形
成すると以下のような問題が生じた。 （ａ）平坦化した層間絶縁膜に接続孔を開口した後、金
属を埋め込む前のライトエッチング処理を行うと、接続
孔の内部、特に側壁部の層間絶縁膜が研磨速度の異なる
膜が不均一にエッチングされる。そのため、側壁が凸凹
になる。 （ｂ）上記のような形状の接続孔の内部に金属を埋め込
むと、スパッタリングによって埋め込む場合には、層間
絶縁膜が不均一にエッチングされた部分で段切れが発生
し、接続孔の埋め込み不良を発生する。また、タングス
テンプラグの埋め込みの場合には、接続孔内の側壁に密
着層が不連続に形成されるため、その不連続の部分で剥
がれが発生する。
【０００６】また接続孔内へ金属を埋め込む前には、ラ
イトエッチング処理によって、接続孔の底部に形成され
ている自然酸化膜を除去する。この処理は、接続孔に埋
め込まれる金属と下地とが安定にかつ低抵抗な接続を成
すために不可欠である。そしてこの処理量は、現状で
は、緩衝フッ酸（組成比は、ＨＦ：０．１ｗｔ％、ＮＨ
4 Ｆ：３９．９ｗｔ％、Ｈ2 Ｏ：６０．０ｗｔ％の溶
液）で６０秒間である。このエッチング条件は、熱酸化
膜で３．０ｎｍ程度のエッチング量である。
イトエッチング処理によって、接続孔の底部に形成され
ている自然酸化膜を除去する。この処理は、接続孔に埋
め込まれる金属と下地とが安定にかつ低抵抗な接続を成
すために不可欠である。そしてこの処理量は、現状で
は、緩衝フッ酸（組成比は、ＨＦ：０．１ｗｔ％、ＮＨ
4 Ｆ：３９．９ｗｔ％、Ｈ2 Ｏ：６０．０ｗｔ％の溶
液）で６０秒間である。このエッチング条件は、熱酸化
膜で３．０ｎｍ程度のエッチング量である。
【０００７】この処理を行うと、研磨速度が異なる積層
膜で形成した層間絶縁膜の場合には、図５の（１），
（２）に示すように、種類の異なる絶縁膜の界面で特に
エッチングが速く進行する。
膜で形成した層間絶縁膜の場合には、図５の（１），
（２）に示すように、種類の異なる絶縁膜の界面で特に
エッチングが速く進行する。
【０００８】すなわち、図５の（１）では、ゲート電極
１１１を覆う状態に形成された層間絶縁膜１１２を形成
し、そのゲート電極１１１上の層間絶縁膜１１２に接続
孔１１３を形成した場合を示す。層間絶縁膜１１２は、
例えば厚さが２００ｎｍノンドープトシリケートガラス
（ＮＳＧ）膜１１４（ただしゲート電極１１１上は厚さ
が１２０ｎｍのいわゆるオフセット酸化膜を含む）とそ
の上面に形成した厚さが２００ｎｍのリンシリケートガ
ラス（ＰＳＧ）膜１１５とからなる。その後、緩衝フッ
酸を用いた６０秒間のライトエッチングによって接続孔
１１３の底部に形成される２点鎖線で示す自然酸化膜１
１６を除去する。このとき、層間絶縁膜１１２を構成す
る各膜の界面近傍でエッチングが急速に進むため、その
部分の接続孔１１３の側壁に凹部１１７を生じる。
１１１を覆う状態に形成された層間絶縁膜１１２を形成
し、そのゲート電極１１１上の層間絶縁膜１１２に接続
孔１１３を形成した場合を示す。層間絶縁膜１１２は、
例えば厚さが２００ｎｍノンドープトシリケートガラス
（ＮＳＧ）膜１１４（ただしゲート電極１１１上は厚さ
が１２０ｎｍのいわゆるオフセット酸化膜を含む）とそ
の上面に形成した厚さが２００ｎｍのリンシリケートガ
ラス（ＰＳＧ）膜１１５とからなる。その後、緩衝フッ
酸を用いた６０秒間のライトエッチングによって接続孔
１１３の底部に形成される２点鎖線で示す自然酸化膜１
１６を除去する。このとき、層間絶縁膜１１２を構成す
る各膜の界面近傍でエッチングが急速に進むため、その
部分の接続孔１１３の側壁に凹部１１７を生じる。
【０００９】一方、図５の（２）では、半導体基板１２
１に形成された拡散層１２２を覆う状態に層間絶縁膜１
２３を形成し、その拡散層１２２上の層間絶縁膜１２３
に接続孔１２４を形成した場合を示す。層間絶縁膜１２
３は、例えば厚さが２００ｎｍノンドープトシリケート
ガラス（ＮＳＧ）膜１２５と、厚さが２１０ｎｍのホウ
素リンシリケートガラス（ＢＰＳＧ）膜１２６と、厚さ
が５０ｎｍのノンドープトシリケートガラス（ＮＳＧ）
膜１２７と、厚さが２００ｎｍのリンシリケートガラス
（ＰＳＧ）膜１２８とからなる。この場合も上記説明し
たのと同様に、接続孔１２４の底部に形成される２点鎖
線で示す自然酸化膜１２９を除去するライトエッチング
によって、層間絶縁膜１２３を構成する各膜の界面近傍
でエッチングが急速に進む。そのため、その部分の接続
孔１２４の側壁に凹部１２９，３１３０を生じる。また
ＢＰＳＧ膜１２６やＰＳＧ膜１２８と比較してエッチン
グ速度が遅いＮＳＧ膜１２７は、接続孔１２４内にひさ
し状に残る。
１に形成された拡散層１２２を覆う状態に層間絶縁膜１
２３を形成し、その拡散層１２２上の層間絶縁膜１２３
に接続孔１２４を形成した場合を示す。層間絶縁膜１２
３は、例えば厚さが２００ｎｍノンドープトシリケート
ガラス（ＮＳＧ）膜１２５と、厚さが２１０ｎｍのホウ
素リンシリケートガラス（ＢＰＳＧ）膜１２６と、厚さ
が５０ｎｍのノンドープトシリケートガラス（ＮＳＧ）
膜１２７と、厚さが２００ｎｍのリンシリケートガラス
（ＰＳＧ）膜１２８とからなる。この場合も上記説明し
たのと同様に、接続孔１２４の底部に形成される２点鎖
線で示す自然酸化膜１２９を除去するライトエッチング
によって、層間絶縁膜１２３を構成する各膜の界面近傍
でエッチングが急速に進む。そのため、その部分の接続
孔１２４の側壁に凹部１２９，３１３０を生じる。また
ＢＰＳＧ膜１２６やＰＳＧ膜１２８と比較してエッチン
グ速度が遅いＮＳＧ膜１２７は、接続孔１２４内にひさ
し状に残る。
【００１０】上記のような接続孔の側壁形状を改善する
プロセスが将来の微細なデバイスを製作する上で求めら
れている。そこで本発明は、接続孔の側壁に凹凸を発生
させない接続孔の形成方法を提供することを目的とす
る。
プロセスが将来の微細なデバイスを製作する上で求めら
れている。そこで本発明は、接続孔の側壁に凹凸を発生
させない接続孔の形成方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた接続孔の形成方法である。第１の
方法は、第１工程で、複数種類の絶縁膜を積層した構造
の層間絶縁膜に接続孔を開口する。次いで第２工程で、
接続孔の側壁にサイドウォール膜を形成する。その後第
３工程で、接続孔の底部に形成される自然酸化膜をエッ
チングによって除去する。
成するためになされた接続孔の形成方法である。第１の
方法は、第１工程で、複数種類の絶縁膜を積層した構造
の層間絶縁膜に接続孔を開口する。次いで第２工程で、
接続孔の側壁にサイドウォール膜を形成する。その後第
３工程で、接続孔の底部に形成される自然酸化膜をエッ
チングによって除去する。
【００１２】第２の方法は、第１工程で、複数種類の絶
縁膜を積層した構造の層間絶縁膜に接続孔を開口する。
次いで第２工程で、接続孔の底部の下地を酸化して酸化
膜を形成する。続いて第３工程で、接続孔の側壁に、第
２工程で形成した酸化膜に対してエッチング選択比を有
する材料でサイドウォール膜を形成する。そして第４工
程で、酸化膜を除去する。その後第５工程で、接続孔の
底部に形成される自然酸化膜をエッチングによって除去
する。
縁膜を積層した構造の層間絶縁膜に接続孔を開口する。
次いで第２工程で、接続孔の底部の下地を酸化して酸化
膜を形成する。続いて第３工程で、接続孔の側壁に、第
２工程で形成した酸化膜に対してエッチング選択比を有
する材料でサイドウォール膜を形成する。そして第４工
程で、酸化膜を除去する。その後第５工程で、接続孔の
底部に形成される自然酸化膜をエッチングによって除去
する。
【００１３】上記各方法では、複数種類の絶縁膜を積層
した構造の層間絶縁膜に形成した接続孔の側壁にサイド
ウォール膜を形成したことから、接続孔の側壁は連続し
た１種類の膜で形成されることになる。また層間絶縁膜
を構成する種類の異なる絶縁膜界面はサイドウォール膜
によって接続孔の内部に露出しなくなる。そのため、接
続孔の底部に形成される自然酸化膜を除去する際に、種
類の異なる絶縁膜界面はエッチングされることはない。
したがって、接続孔の側壁に凸凹が形成されることはな
い。
した構造の層間絶縁膜に形成した接続孔の側壁にサイド
ウォール膜を形成したことから、接続孔の側壁は連続し
た１種類の膜で形成されることになる。また層間絶縁膜
を構成する種類の異なる絶縁膜界面はサイドウォール膜
によって接続孔の内部に露出しなくなる。そのため、接
続孔の底部に形成される自然酸化膜を除去する際に、種
類の異なる絶縁膜界面はエッチングされることはない。
したがって、接続孔の側壁に凸凹が形成されることはな
い。
【００１４】
【発明の実施の形態】第１の発明に係わる実施形態（以
下、第１実施形態という）の一例を、図１の（１），
（２）により説明する。図の（１）の実施形態例ではゲ
ート電極上の層間絶縁膜に形成された接続孔を示し、図
の（２）の実施形態例では半導体基板に形成した拡散層
上の層間絶縁膜に形成された接続孔を示す。
下、第１実施形態という）の一例を、図１の（１），
（２）により説明する。図の（１）の実施形態例ではゲ
ート電極上の層間絶縁膜に形成された接続孔を示し、図
の（２）の実施形態例では半導体基板に形成した拡散層
上の層間絶縁膜に形成された接続孔を示す。
【００１５】図の（１）に示すように、ＳＯＩ基板１１
は絶縁層１２とその上に形成したシリコン層からなるＳ
ＯＩ層１３とからなる。上記ＳＯＩ層１３上には、ゲー
ト絶縁膜２１を介していわゆるポリサイド構造のゲート
電極２２が形成されている。このゲート電極２１を覆う
状態に、２層構造の層間絶縁膜２３が形成されている。
この層間絶縁膜２３は、例えば、ノンドープトシリケー
トガラス（ＮＳＧ）膜２３Ａとリンシリケートガラス
（ＰＳＧ）膜２３Ｂとからなる。そして第１工程で、ゲ
ート電極２２上の層間絶縁膜２３に接続孔２４を形成す
る。その形成方法では、リソグラフィー技術によりレジ
ストでエッチングマスク（図示省略）を形成した後、エ
ッチング技術によって層間絶縁膜２３を開口する既知の
技術を用いる。
は絶縁層１２とその上に形成したシリコン層からなるＳ
ＯＩ層１３とからなる。上記ＳＯＩ層１３上には、ゲー
ト絶縁膜２１を介していわゆるポリサイド構造のゲート
電極２２が形成されている。このゲート電極２１を覆う
状態に、２層構造の層間絶縁膜２３が形成されている。
この層間絶縁膜２３は、例えば、ノンドープトシリケー
トガラス（ＮＳＧ）膜２３Ａとリンシリケートガラス
（ＰＳＧ）膜２３Ｂとからなる。そして第１工程で、ゲ
ート電極２２上の層間絶縁膜２３に接続孔２４を形成す
る。その形成方法では、リソグラフィー技術によりレジ
ストでエッチングマスク（図示省略）を形成した後、エ
ッチング技術によって層間絶縁膜２３を開口する既知の
技術を用いる。
【００１６】次いで第２工程で、例えばテトラエトキシ
シラン（ＴＥＯＳ）を原料ガスに用いた化学的気相成長
（以下、ＣＶＤという、ＣＶＤはChemical Vapour Depo
sitionの略）法によって、ＴＥＯＳ酸化シリコン膜２５
を形成する。その後エッチバックによって、ＴＥＯＳ酸
化シリコン膜２５の２点鎖線で示す部分を除去し、接続
孔２４の側壁にＴＥＯＳ酸化シリコン膜（２５）からな
るサイドウォール膜２６を形成する。このサイドウォー
ル膜２６は、ＴＥＯＳ酸化シリコン膜（２５）のよう
に、好ましくは、フッ酸系のエッチング種を用いたエッ
チングにおいて自然酸化膜３０のエッチング速度よりも
遅いエッチング速度を有する材料で形成される。
シラン（ＴＥＯＳ）を原料ガスに用いた化学的気相成長
（以下、ＣＶＤという、ＣＶＤはChemical Vapour Depo
sitionの略）法によって、ＴＥＯＳ酸化シリコン膜２５
を形成する。その後エッチバックによって、ＴＥＯＳ酸
化シリコン膜２５の２点鎖線で示す部分を除去し、接続
孔２４の側壁にＴＥＯＳ酸化シリコン膜（２５）からな
るサイドウォール膜２６を形成する。このサイドウォー
ル膜２６は、ＴＥＯＳ酸化シリコン膜（２５）のよう
に、好ましくは、フッ酸系のエッチング種を用いたエッ
チングにおいて自然酸化膜３０のエッチング速度よりも
遅いエッチング速度を有する材料で形成される。
【００１７】その後第３工程で、接続孔２４の底部に形
成される自然酸化膜３０を、緩衝フッ酸によるウェット
エッチングによって除去する。
成される自然酸化膜３０を、緩衝フッ酸によるウェット
エッチングによって除去する。
【００１８】一方、図の（２）に示すように、半導体基
板３１には、拡散層３２が形成されている。この拡散層
３２を覆う状態に、４層構造の層間絶縁膜３３が形成さ
れている。この層間絶縁膜２３は、例えば、ノンドープ
トシリケートガラス（ＮＳＧ）膜２３Ａとホウ素リンシ
リケートガラス（ＢＰＳＧ）膜２３Ｃとノンドープトシ
リケートガラス（ＮＳＧ）膜２３Ｄとリンシリケートガ
ラス（ＰＳＧ）膜２３Ｂとからなる。そして第１工程
で、上記拡散層３２上の層間絶縁膜２３に接続孔２４を
形成する。その形成方法では、リソグラフィー技術によ
りレジストでエッチングマスク（図示省略）を形成した
後、エッチング技術によって層間絶縁膜２３を開口する
既知の技術を用いる。
板３１には、拡散層３２が形成されている。この拡散層
３２を覆う状態に、４層構造の層間絶縁膜３３が形成さ
れている。この層間絶縁膜２３は、例えば、ノンドープ
トシリケートガラス（ＮＳＧ）膜２３Ａとホウ素リンシ
リケートガラス（ＢＰＳＧ）膜２３Ｃとノンドープトシ
リケートガラス（ＮＳＧ）膜２３Ｄとリンシリケートガ
ラス（ＰＳＧ）膜２３Ｂとからなる。そして第１工程
で、上記拡散層３２上の層間絶縁膜２３に接続孔２４を
形成する。その形成方法では、リソグラフィー技術によ
りレジストでエッチングマスク（図示省略）を形成した
後、エッチング技術によって層間絶縁膜２３を開口する
既知の技術を用いる。
【００１９】次いで第２工程で、例えばテトラエトキシ
シラン（ＴＥＯＳ）を原料ガスに用いたＣＶＤ法によっ
て、ＴＥＯＳ酸化シリコン膜２５を形成する。その後エ
ッチバックによって、ＴＥＯＳ酸化シリコン膜２５の２
点鎖線で示す部分を除去し、接続孔２４の側壁にＴＥＯ
Ｓ酸化シリコン膜（２５）からなるサイドウォール膜２
６を形成する。
シラン（ＴＥＯＳ）を原料ガスに用いたＣＶＤ法によっ
て、ＴＥＯＳ酸化シリコン膜２５を形成する。その後エ
ッチバックによって、ＴＥＯＳ酸化シリコン膜２５の２
点鎖線で示す部分を除去し、接続孔２４の側壁にＴＥＯ
Ｓ酸化シリコン膜（２５）からなるサイドウォール膜２
６を形成する。
【００２０】その後第３工程で、接続孔２４の底部に形
成される自然酸化膜３０を、緩衝フッ酸によるウェット
エッチングによって除去する。
成される自然酸化膜３０を、緩衝フッ酸によるウェット
エッチングによって除去する。
【００２１】上記（１），（２）によって説明した接続
孔の形成方法では、接続孔２４の側壁にサイドウォール
膜２６を形成したことから、接続孔２４の側壁は連続し
た１種類の膜で形成されることになる。また層間絶縁膜
２３を構成する種類の異なる絶縁膜界面はサイドウォー
ル膜２６によって接続孔２４の内部に露出しなくなる。
そのため、接続孔２４の底部に形成されている自然酸化
膜３０を除去する際に、種類の異なる絶縁膜界面はエッ
チングされることはない。したがって、接続孔２４の側
壁に凸凹が形成されることはない。
孔の形成方法では、接続孔２４の側壁にサイドウォール
膜２６を形成したことから、接続孔２４の側壁は連続し
た１種類の膜で形成されることになる。また層間絶縁膜
２３を構成する種類の異なる絶縁膜界面はサイドウォー
ル膜２６によって接続孔２４の内部に露出しなくなる。
そのため、接続孔２４の底部に形成されている自然酸化
膜３０を除去する際に、種類の異なる絶縁膜界面はエッ
チングされることはない。したがって、接続孔２４の側
壁に凸凹が形成されることはない。
【００２２】次に第１実施形態を用いて多層配線構造を
形成した一例を、図１および図２の製造工程図により説
明する。図１，図２では、ＳＯＩ基板上に形成されたゲ
ート段差を層間絶縁膜によってグローバル平坦化して、
その層間絶縁膜に接続孔を形成し、さらに配線層を形成
する方法を説明する。なお、上記図２，図３によって接
続した構成部品と同様の構成部品には同一の符号を付
す。
形成した一例を、図１および図２の製造工程図により説
明する。図１，図２では、ＳＯＩ基板上に形成されたゲ
ート段差を層間絶縁膜によってグローバル平坦化して、
その層間絶縁膜に接続孔を形成し、さらに配線層を形成
する方法を説明する。なお、上記図２，図３によって接
続した構成部品と同様の構成部品には同一の符号を付
す。
【００２３】図２の（１）に示すように、ＳＯＩ基板１
１は、酸化シリコンからなる絶縁層１２上にシリコン層
からなるＳＯＩ層１３が形成されているもので、絶縁層
１２の表面とＳＯＩ層１３の表面とはほぼ同一平面上に
形成されている。
１は、酸化シリコンからなる絶縁層１２上にシリコン層
からなるＳＯＩ層１３が形成されているもので、絶縁層
１２の表面とＳＯＩ層１３の表面とはほぼ同一平面上に
形成されている。
【００２４】次いで、既知のゲート形成プロセスによっ
て、ＳＯＩ基板１１にゲート絶縁膜２１を介してゲート
電極２２を形成した。上記ゲート絶縁膜２１は酸化シリ
コンからなり、例えば９ｎｍの厚さに形成した。また上
記ゲート電極２２は例えば厚さが７０ｎｍの多結晶シリ
コン膜３１と厚さが７０ｎｍのタングステンシリサイド
（ＷＳｉx ）膜３２とで形成し、その上部には自己整合
コンタクトに対応したいわゆるオフセット絶縁膜３３を
形成した。このオフセット絶縁膜３３は、例えば酸化シ
リコンからなり１２０ｎｍの厚さを有するものである。
さらに、例えばイオン注入法によって、ゲート電極２２
の両側におけるＳＯＩ層１３にＬＤＤ拡散層（図示省
略）を形成した。次いでゲート電極２２の側壁部分にＬ
ＤＤスペサーとなるサイドウォール絶縁膜３４，３５を
形成した。その後、イオン注入法によって、ゲート電極
２２およびサイドウォール絶縁膜３４，３５をイオン注
入マスクにしてイオン注入を行い、ＳＯＩ層１３にソー
ス・ドレイン領域３６，３７を形成した。このようにし
て、ＳＯＩ基板１１にＭＯＳトランジスタ１を形成し
た。
て、ＳＯＩ基板１１にゲート絶縁膜２１を介してゲート
電極２２を形成した。上記ゲート絶縁膜２１は酸化シリ
コンからなり、例えば９ｎｍの厚さに形成した。また上
記ゲート電極２２は例えば厚さが７０ｎｍの多結晶シリ
コン膜３１と厚さが７０ｎｍのタングステンシリサイド
（ＷＳｉx ）膜３２とで形成し、その上部には自己整合
コンタクトに対応したいわゆるオフセット絶縁膜３３を
形成した。このオフセット絶縁膜３３は、例えば酸化シ
リコンからなり１２０ｎｍの厚さを有するものである。
さらに、例えばイオン注入法によって、ゲート電極２２
の両側におけるＳＯＩ層１３にＬＤＤ拡散層（図示省
略）を形成した。次いでゲート電極２２の側壁部分にＬ
ＤＤスペサーとなるサイドウォール絶縁膜３４，３５を
形成した。その後、イオン注入法によって、ゲート電極
２２およびサイドウォール絶縁膜３４，３５をイオン注
入マスクにしてイオン注入を行い、ＳＯＩ層１３にソー
ス・ドレイン領域３６，３７を形成した。このようにし
て、ＳＯＩ基板１１にＭＯＳトランジスタ１を形成し
た。
【００２５】続いて図２の（２）に示すように、第１工
程として、研磨ストッパーとなる２層の絶縁膜を有する
層間絶縁膜を形成した後、その表面を研磨して平坦化す
ることによって、ゲート段差を解消した。そのプロセス
は、例えば化学的気相成長（以下ＣＶＤという）法によ
って、ＭＯＳトランジスタ１を覆う状態に層間絶縁膜２
３を形成した。この層間絶縁膜２３は、例えばノンドー
プトシリケートガラス（ＮＳＧ）膜を２００ｎｍの厚さ
に堆積し、続いてホウ素リンシリケートガラス（ＢＰＳ
Ｇ）を２１０ｎｍの厚さに堆積し、さらにノンドープト
シリケートガラス（ＮＳＧ）を５０ｎｍの厚さに堆積し
て形成した。
程として、研磨ストッパーとなる２層の絶縁膜を有する
層間絶縁膜を形成した後、その表面を研磨して平坦化す
ることによって、ゲート段差を解消した。そのプロセス
は、例えば化学的気相成長（以下ＣＶＤという）法によ
って、ＭＯＳトランジスタ１を覆う状態に層間絶縁膜２
３を形成した。この層間絶縁膜２３は、例えばノンドー
プトシリケートガラス（ＮＳＧ）膜を２００ｎｍの厚さ
に堆積し、続いてホウ素リンシリケートガラス（ＢＰＳ
Ｇ）を２１０ｎｍの厚さに堆積し、さらにノンドープト
シリケートガラス（ＮＳＧ）を５０ｎｍの厚さに堆積し
て形成した。
【００２６】その後、例えばケミカルメカニカルポリシ
ングによって、上記層間絶縁膜２３の表面を研磨して平
坦化した。この研磨では、ゲート段差上部では下層のＮ
ＳＧ膜が研磨ストッパーになり、ゲート段差下部では上
層のＮＳＧ膜が研磨ストッパーになる。このときの研磨
条件としては、例えば、研磨パッドに例えば不織布タイ
プの研磨布（二次樹脂処理品）を用い、例えばパウダー
シリカ系スラリー（平均粒子径５ｍｍ〜１０ｍｍ）を含
む研磨液を３０ｃｍ3 ／分で供給した。そして研磨圧力
を１６０ｇ／ｃｍ2 に設定し、定盤の回転数を３８ｒｐ
ｍに設定して研磨を行った。
ングによって、上記層間絶縁膜２３の表面を研磨して平
坦化した。この研磨では、ゲート段差上部では下層のＮ
ＳＧ膜が研磨ストッパーになり、ゲート段差下部では上
層のＮＳＧ膜が研磨ストッパーになる。このときの研磨
条件としては、例えば、研磨パッドに例えば不織布タイ
プの研磨布（二次樹脂処理品）を用い、例えばパウダー
シリカ系スラリー（平均粒子径５ｍｍ〜１０ｍｍ）を含
む研磨液を３０ｃｍ3 ／分で供給した。そして研磨圧力
を１６０ｇ／ｃｍ2 に設定し、定盤の回転数を３８ｒｐ
ｍに設定して研磨を行った。
【００２７】その後、図２の（３）に示すように、リソ
グラフィー技術（例えば、レジスト塗布、露光、現像、
ベーキング等の処理）とエッチング技術〔例えば、反応
性イオンエッチング（以下、ＲＩＥという））とによっ
て、上記層間絶縁膜２３にソース・ドレイン領域３６，
３７に通じる接続孔３８，３８（前記図１に示した接続
孔２４と同様）を開口した。上記ＲＩＥ条件を説明す
る。このＲＩＥでは、マグネトロンエッチング装置を用
い、エッチングガスにはトリフルオロメタン（ＣＨ
Ｆ3 ）：４０ｓｃｃｍ〔以下、ｓｃｃｍは標準状態にお
ける体積流量（ｃｍ3 ／分）を表す〕と一酸化炭素（Ｃ
Ｏ）：２６０ｓｃｃｍとを用いた。そしてサセプターの
温度を−３０℃、エッチング雰囲気の圧力を５．３Ｐ
ａ、印加電力を１．４５ｋＷに設定した。その後、上記
エッチングで用いたエッチングマスク（図示省略）を、
例えばアッシング処理等によって除去した。
グラフィー技術（例えば、レジスト塗布、露光、現像、
ベーキング等の処理）とエッチング技術〔例えば、反応
性イオンエッチング（以下、ＲＩＥという））とによっ
て、上記層間絶縁膜２３にソース・ドレイン領域３６，
３７に通じる接続孔３８，３８（前記図１に示した接続
孔２４と同様）を開口した。上記ＲＩＥ条件を説明す
る。このＲＩＥでは、マグネトロンエッチング装置を用
い、エッチングガスにはトリフルオロメタン（ＣＨ
Ｆ3 ）：４０ｓｃｃｍ〔以下、ｓｃｃｍは標準状態にお
ける体積流量（ｃｍ3 ／分）を表す〕と一酸化炭素（Ｃ
Ｏ）：２６０ｓｃｃｍとを用いた。そしてサセプターの
温度を−３０℃、エッチング雰囲気の圧力を５．３Ｐ
ａ、印加電力を１．４５ｋＷに設定した。その後、上記
エッチングで用いたエッチングマスク（図示省略）を、
例えばアッシング処理等によって除去した。
【００２８】続いて図２の（４）に示すように、第２工
程を行う。この工程では、接続孔３８，３９の側壁に酸
化シリコン膜を形成した後、酸化シリコン膜の全面をエ
ッチバック処理することによって、接続孔３８，３９の
側壁のみに酸化シリコン膜を残してサイドウォール膜４
０，４１を形成した。上記サイドウォール膜４０，４１
となる酸化シリコン膜の成膜条件は、例えば、縦型の減
圧ＣＶＤ装置を用いたＣＶＤ法によって行った。そして
原料ガスにはテトラエトキシシラン（ＴＥＯＳ）：３０
０ｓｃｃｍを用い、成膜雰囲気の圧力を９３Ｐａ、成膜
温度を７００℃に設定した。また、上記酸化シリコン膜
のエッチバック条件は、エッチング装置にマグネトロン
エッチング装置を用い、エッチバックガスにはトリフル
オロメタン（ＣＨＦ 3 ）：５０ｓｃｃｍを用いた。そし
てサセプター温度を−３０℃、エッチバック雰囲気の圧
力を２．７Ｐａ、印加電力を５００Ｗに設定した。
程を行う。この工程では、接続孔３８，３９の側壁に酸
化シリコン膜を形成した後、酸化シリコン膜の全面をエ
ッチバック処理することによって、接続孔３８，３９の
側壁のみに酸化シリコン膜を残してサイドウォール膜４
０，４１を形成した。上記サイドウォール膜４０，４１
となる酸化シリコン膜の成膜条件は、例えば、縦型の減
圧ＣＶＤ装置を用いたＣＶＤ法によって行った。そして
原料ガスにはテトラエトキシシラン（ＴＥＯＳ）：３０
０ｓｃｃｍを用い、成膜雰囲気の圧力を９３Ｐａ、成膜
温度を７００℃に設定した。また、上記酸化シリコン膜
のエッチバック条件は、エッチング装置にマグネトロン
エッチング装置を用い、エッチバックガスにはトリフル
オロメタン（ＣＨＦ 3 ）：５０ｓｃｃｍを用いた。そし
てサセプター温度を−３０℃、エッチバック雰囲気の圧
力を２．７Ｐａ、印加電力を５００Ｗに設定した。
【００２９】その後第３工程を行う。この工程では、通
常のライトエッチングによって、接続孔３８，３９の底
部に形成される２点鎖線で示す自然酸化膜４２，４３
（前記図１に示した自然酸化膜３０と同様）を除去し
た。このエッチングは、緩衝フッ酸（組成比は、ＨＦ：
０．１ｗｔ％、ＮＨ4 Ｆ：３９．９ｗｔ％、Ｈ2 Ｏ：６
０．０ｗｔ％の溶液）におよそ６０秒間浸漬して行っ
た。
常のライトエッチングによって、接続孔３８，３９の底
部に形成される２点鎖線で示す自然酸化膜４２，４３
（前記図１に示した自然酸化膜３０と同様）を除去し
た。このエッチングは、緩衝フッ酸（組成比は、ＨＦ：
０．１ｗｔ％、ＮＨ4 Ｆ：３９．９ｗｔ％、Ｈ2 Ｏ：６
０．０ｗｔ％の溶液）におよそ６０秒間浸漬して行っ
た。
【００３０】その後図３の（５）に示すように、通常の
プラグ形成技術によって、接続孔３８，３９の内部を導
電性材料（例えば金属）で埋め込み、プラグ４４，４５
を形成した。
プラグ形成技術によって、接続孔３８，３９の内部を導
電性材料（例えば金属）で埋め込み、プラグ４４，４５
を形成した。
【００３１】さらに、図３の（６）に示すように、上記
プラグ４４，４５上および層間絶縁膜２３上に密着層４
６を形成し、さらに配線層４７を形成した。その後、リ
ソグラフィー技術とエッチング技術とによって、上記密
着層４６と上記配線層４７とをパターニングして、上層
配線（図示省略）を形成した。
プラグ４４，４５上および層間絶縁膜２３上に密着層４
６を形成し、さらに配線層４７を形成した。その後、リ
ソグラフィー技術とエッチング技術とによって、上記密
着層４６と上記配線層４７とをパターニングして、上層
配線（図示省略）を形成した。
【００３２】上記図２，図３によって説明した形成方法
によれば、接続孔３８，３９の側壁にサイドウォール膜
４０，４１を自己整合的に形成したことから、接続孔３
８，３９の内部に異なる種類で形成された層間絶縁膜２
３は露出しない。そのため、ライトエッチングを行って
も、接続孔３８，３９の側壁が凹凸上になることはな
い。したがって、接続孔３８，３９の内部に、プラグ４
４，４５を形成するための導電成膜材料を、空洞を形成
することなく十分に埋め込むことができる。
によれば、接続孔３８，３９の側壁にサイドウォール膜
４０，４１を自己整合的に形成したことから、接続孔３
８，３９の内部に異なる種類で形成された層間絶縁膜２
３は露出しない。そのため、ライトエッチングを行って
も、接続孔３８，３９の側壁が凹凸上になることはな
い。したがって、接続孔３８，３９の内部に、プラグ４
４，４５を形成するための導電成膜材料を、空洞を形成
することなく十分に埋め込むことができる。
【００３３】また、緩衝フッ酸によるライトエッチング
に対してある程度の耐性がある材料でサイドウォール膜
４０，４１を形成すれば、サイドウォール膜４０，４１
の幅を最小限にできる。そのため、サイドウォール膜４
０，４１を設けたことにともなう接続孔３８，３９の口
径の縮小も最小限に抑えることができる。そのような膜
としては、上記説明したような減圧ＣＶＤ装置によって
形成したＴＥＯＳ酸化膜の他に、例えば、原料ガスに酸
化二窒素（Ｎ2 Ｏ）とモノシラン（ＳｉＨ4 ）とを用い
て高温雰囲気（例えば７００℃程度）のＣＶＤ法によっ
て成膜される酸化シリコン膜、原料ガスに酸化二窒素
（Ｎ2 Ｏ）とジクロロシラン（ＳｉＨ2 Ｃｌ2 ）とを用
いて高温雰囲気（例えば７００℃程度）のＣＶＤ法によ
って成膜される成膜される酸化シリコン膜、または減圧
ＣＶＤ装置によって形成される窒化シリコン（Ｓｉ3 Ｎ
4 ）膜等がある。
に対してある程度の耐性がある材料でサイドウォール膜
４０，４１を形成すれば、サイドウォール膜４０，４１
の幅を最小限にできる。そのため、サイドウォール膜４
０，４１を設けたことにともなう接続孔３８，３９の口
径の縮小も最小限に抑えることができる。そのような膜
としては、上記説明したような減圧ＣＶＤ装置によって
形成したＴＥＯＳ酸化膜の他に、例えば、原料ガスに酸
化二窒素（Ｎ2 Ｏ）とモノシラン（ＳｉＨ4 ）とを用い
て高温雰囲気（例えば７００℃程度）のＣＶＤ法によっ
て成膜される酸化シリコン膜、原料ガスに酸化二窒素
（Ｎ2 Ｏ）とジクロロシラン（ＳｉＨ2 Ｃｌ2 ）とを用
いて高温雰囲気（例えば７００℃程度）のＣＶＤ法によ
って成膜される成膜される酸化シリコン膜、または減圧
ＣＶＤ装置によって形成される窒化シリコン（Ｓｉ3 Ｎ
4 ）膜等がある。
【００３４】次に第２の発明に係わる実施形態（以下、
第２実施形態という）の一例を、図４の製造工程図によ
って説明する。この第２実施形態は、前記第１実施形態
で用いた酸化シリコンからなるサイドウォール膜とは別
の種類のサイドウォール膜を用いた例である。
第２実施形態という）の一例を、図４の製造工程図によ
って説明する。この第２実施形態は、前記第１実施形態
で用いた酸化シリコンからなるサイドウォール膜とは別
の種類のサイドウォール膜を用いた例である。
【００３５】図４の（１）に示すように、前記図２によ
って説明したのと同様にして、ＳＯＩ基板１１にＭＯＳ
トランジスタ１を形成した。このＭＯＳトランジスタ１
の構成は上記図２によって説明した構成と同様である。
その後第１工程を行う。この工程では、上記図２によっ
て説明したのと同様のプロセスによって、ＭＯＳトラン
ジスタ１を覆う状態に層間絶縁膜２３を形成した。その
後、例えばケミカルメカニカルポリシングによって、上
記層間絶縁膜２３の表面を平坦化した。
って説明したのと同様にして、ＳＯＩ基板１１にＭＯＳ
トランジスタ１を形成した。このＭＯＳトランジスタ１
の構成は上記図２によって説明した構成と同様である。
その後第１工程を行う。この工程では、上記図２によっ
て説明したのと同様のプロセスによって、ＭＯＳトラン
ジスタ１を覆う状態に層間絶縁膜２３を形成した。その
後、例えばケミカルメカニカルポリシングによって、上
記層間絶縁膜２３の表面を平坦化した。
【００３６】次いで、リソグラフィー技術とエッチング
技術（例えばＲＩＥ）とによって、上記層間絶縁膜２３
にソース・ドレイン領域３６，３７に通じる接続孔３
８，３９を開口した。上記ＲＩＥ条件は、上記図２によ
って説明したのと同様の条件である。
技術（例えばＲＩＥ）とによって、上記層間絶縁膜２３
にソース・ドレイン領域３６，３７に通じる接続孔３
８，３９を開口した。上記ＲＩＥ条件は、上記図２によ
って説明したのと同様の条件である。
【００３７】続いて図４の（２）に示すように、第２工
程を行う。この工程では、例えば熱酸化法によって、接
続孔３８，３９の内壁に薄い酸化膜６１，６２を、例え
ば５ｎｍ程度またはそれ以下の厚さに形成する。この酸
化膜６１，６２は、酸化シリコンからなり、縦型酸化炉
を用いて８５０℃の常圧の乾燥酸素（Ｏ2 ）雰囲気で酸
化を行うことによって形成した。
程を行う。この工程では、例えば熱酸化法によって、接
続孔３８，３９の内壁に薄い酸化膜６１，６２を、例え
ば５ｎｍ程度またはそれ以下の厚さに形成する。この酸
化膜６１，６２は、酸化シリコンからなり、縦型酸化炉
を用いて８５０℃の常圧の乾燥酸素（Ｏ2 ）雰囲気で酸
化を行うことによって形成した。
【００３８】その後図４の（３）に示すように、第３工
程で、接続孔３８，３９の側壁にサイドウォール膜を形
成するための多結晶シリコン膜を形成する。その後多結
晶シリコン膜をエッチバックして、接続孔３８，３９の
側壁に多結晶シリコン膜を残してサイドウォール膜４
０，４１を形成した。上記サイドウォール膜４０，４１
となる多結晶シリコン膜は、例えば、縦型の減圧ＣＶＤ
装置を用いたＣＶＤ法によって形成した。このＣＶＤ法
では、原料ガスにモノシラン（ＳｉＨ4 ）：４００ｓｃ
ｃｍを用い、成膜雰囲気の圧力を２０Ｐａ、成膜温度を
６２５℃に設定した。また、上記エッチバック条件は、
エッチング装置にマイクロ波エッチング装置を用い、第
１段階のエッチングでは、エッチングガスに酸素
（Ｏ2 ）：６ｓｃｃｍと塩素（Ｃｌ2 ）：７４ｓｃｃｍ
とを用いた。その時のエッチング雰囲気の圧力は０．８
Ｐａ、印加電力は６０Ｗに設定した。次に第２段階のエ
ッチングでは、エッチングガスに酸素（Ｏ2 ）：４ｓｃ
ｃｍと臭素化水素（ＨＢｒ）：１２０ｓｃｃｍとを用い
た。その時のエッチング雰囲気の圧力は１．３３Ｐａ、
印加電力は７０Ｗに設定した。
程で、接続孔３８，３９の側壁にサイドウォール膜を形
成するための多結晶シリコン膜を形成する。その後多結
晶シリコン膜をエッチバックして、接続孔３８，３９の
側壁に多結晶シリコン膜を残してサイドウォール膜４
０，４１を形成した。上記サイドウォール膜４０，４１
となる多結晶シリコン膜は、例えば、縦型の減圧ＣＶＤ
装置を用いたＣＶＤ法によって形成した。このＣＶＤ法
では、原料ガスにモノシラン（ＳｉＨ4 ）：４００ｓｃ
ｃｍを用い、成膜雰囲気の圧力を２０Ｐａ、成膜温度を
６２５℃に設定した。また、上記エッチバック条件は、
エッチング装置にマイクロ波エッチング装置を用い、第
１段階のエッチングでは、エッチングガスに酸素
（Ｏ2 ）：６ｓｃｃｍと塩素（Ｃｌ2 ）：７４ｓｃｃｍ
とを用いた。その時のエッチング雰囲気の圧力は０．８
Ｐａ、印加電力は６０Ｗに設定した。次に第２段階のエ
ッチングでは、エッチングガスに酸素（Ｏ2 ）：４ｓｃ
ｃｍと臭素化水素（ＨＢｒ）：１２０ｓｃｃｍとを用い
た。その時のエッチング雰囲気の圧力は１．３３Ｐａ、
印加電力は７０Ｗに設定した。
【００３９】次いで図４の（４）に示すように、第４工
程で、ＲＩＥによって接続孔３８，３９底部に形成した
酸化膜６１，６２（２点鎖線で示す部分）を除去した。
さらに通常のライトエッチングによって、接続孔３８，
３９の底部に形成される図示を省略した自然酸化膜（前
記図１の自然酸化膜３０と同様）を除去した。このエッ
チングは、緩衝フッ酸（組成比は、ＨＦ：０．１ｗｔ
％、ＮＨ4 Ｆ：３９．９ｗｔ％、Ｈ2 Ｏ：６０．０ｗｔ
％の溶液）におよそ６０秒間浸漬して行った。
程で、ＲＩＥによって接続孔３８，３９底部に形成した
酸化膜６１，６２（２点鎖線で示す部分）を除去した。
さらに通常のライトエッチングによって、接続孔３８，
３９の底部に形成される図示を省略した自然酸化膜（前
記図１の自然酸化膜３０と同様）を除去した。このエッ
チングは、緩衝フッ酸（組成比は、ＨＦ：０．１ｗｔ
％、ＮＨ4 Ｆ：３９．９ｗｔ％、Ｈ2 Ｏ：６０．０ｗｔ
％の溶液）におよそ６０秒間浸漬して行った。
【００４０】その後、上記図３で説明したのと同様〔図
３の（５），（６）参照〕にして、接続孔３８，３９の
内部を導電性材料（例えば金属）で埋め込むことでプラ
グ４４，４５を形成し、さらに、密着層４６を形成した
後、配線層４７を形成した。その後、リソグラフィー技
術とエッチング技術とによって、上記密着層４６と上記
配線層４７とをパターニングして、上層配線を形成し
た。
３の（５），（６）参照〕にして、接続孔３８，３９の
内部を導電性材料（例えば金属）で埋め込むことでプラ
グ４４，４５を形成し、さらに、密着層４６を形成した
後、配線層４７を形成した。その後、リソグラフィー技
術とエッチング技術とによって、上記密着層４６と上記
配線層４７とをパターニングして、上層配線を形成し
た。
【００４１】上記第２実施形態では、前記第１実施形態
よりもサイドウォール膜４０，４１の形成プロセス数が
多くなってはいるが、サイドウォール膜４０，４１に緩
衝フッ酸に対するエッチング耐性の高い多結晶シリコン
を用いたので、サイドウォール膜４０，４１の膜厚を前
記第１実施形態よりも薄くすることができる。そのた
め、サイドウォール膜４０，４１の形成にともう接続孔
３８，３９の各口径の縮小は最小限に留められる。
よりもサイドウォール膜４０，４１の形成プロセス数が
多くなってはいるが、サイドウォール膜４０，４１に緩
衝フッ酸に対するエッチング耐性の高い多結晶シリコン
を用いたので、サイドウォール膜４０，４１の膜厚を前
記第１実施形態よりも薄くすることができる。そのた
め、サイドウォール膜４０，４１の形成にともう接続孔
３８，３９の各口径の縮小は最小限に留められる。
【００４２】なお、サイドウォール膜４０，４１を多結
晶シリコン膜で形成したが、例えば、非晶質シリコン
膜、タングステンシリサイド，モリブデンシリサイド等
の耐フッ酸性の金属シリサイド膜等で形成することも可
能である。
晶シリコン膜で形成したが、例えば、非晶質シリコン
膜、タングステンシリサイド，モリブデンシリサイド等
の耐フッ酸性の金属シリサイド膜等で形成することも可
能である。
【００４３】上記各実施形態の説明では、いわゆる２層
ストッパーを用いて平坦化した層間絶縁膜に接続孔を形
成した場合を説明したが、層間絶縁膜の平坦化プロセス
は、他のプロセスであっても差し支えはない。また表面
を平坦化していない層間絶縁膜に形成された接続孔に
も、本発明のプロセスは適用することは可能である。ま
た、ＳＯＩ基板を用いた場合を一例として説明したが、
当然のことながら、いわゆるバルクの基板を用いてもよ
い。
ストッパーを用いて平坦化した層間絶縁膜に接続孔を形
成した場合を説明したが、層間絶縁膜の平坦化プロセス
は、他のプロセスであっても差し支えはない。また表面
を平坦化していない層間絶縁膜に形成された接続孔に
も、本発明のプロセスは適用することは可能である。ま
た、ＳＯＩ基板を用いた場合を一例として説明したが、
当然のことながら、いわゆるバルクの基板を用いてもよ
い。
【００４４】なお上記説明した各成膜条件は一例であっ
て、ここに記載した条件に限定されるものではない。し
たがって、所望の膜が形成される条件であれば他の条件
を用いることはできる。
て、ここに記載した条件に限定されるものではない。し
たがって、所望の膜が形成される条件であれば他の条件
を用いることはできる。
【００４５】
【発明の効果】以上、説明したように本発明によれば、
複数種類の絶縁膜を積層した構造の層間絶縁膜に形成し
た接続孔の側壁にサイドウォール膜を形成したので、接
続孔の側壁は連続した１種類の膜で形成される。その結
果、層間絶縁膜を構成する種類の異なる絶縁膜界面はサ
イドウォール膜によって接続孔の内部に露出しなくなる
ので、接続孔の底部に形成されている自然酸化膜を除去
する際に、種類の異なる絶縁膜界面はエッチングされる
ことはない。よって、ライトエッチング処理後も層間絶
縁膜の種類に依存することなく接続孔の側壁形状は変化
しないので、接続孔の側壁に凸凹が形成されることはな
い。
複数種類の絶縁膜を積層した構造の層間絶縁膜に形成し
た接続孔の側壁にサイドウォール膜を形成したので、接
続孔の側壁は連続した１種類の膜で形成される。その結
果、層間絶縁膜を構成する種類の異なる絶縁膜界面はサ
イドウォール膜によって接続孔の内部に露出しなくなる
ので、接続孔の底部に形成されている自然酸化膜を除去
する際に、種類の異なる絶縁膜界面はエッチングされる
ことはない。よって、ライトエッチング処理後も層間絶
縁膜の種類に依存することなく接続孔の側壁形状は変化
しないので、接続孔の側壁に凸凹が形成されることはな
い。
【図１】第１の発明に係わる実施形態の一例の説明図で
ある。
ある。
【図２】第１実施形態に係わる多層配線構造の製造工程
図である。
図である。
【図３】第１実施形態に係わる多層配線構造の製造工程
図（続き）である。
図（続き）である。
【図４】第２の発明に係わる実施形態の一例の製造工程
図である。
図である。
【図５】課題の説明図である。
２３ 層間絶縁膜 ２４ 接続孔 ２６ サイドウォール膜 ３０ 自然酸化膜
Claims (4)
- 【請求項１】 複数種類の絶縁膜を積層した構造の層間
絶縁膜に接続孔を開口する第１工程と、 前記接続孔の側壁にサイドウォール膜を形成する第２工
程と、 前記接続孔の底部に形成される自然酸化膜をエッチング
によって除去する第３工程とを備えたことを特徴とする
接続孔の形成方法。 - 【請求項２】 請求項１記載の接続孔の形成方法におい
て、 前記サイドウォール膜は、フッ酸系のエッチング種を用
いたエッチングにおいて自然酸化膜のエッチング速度よ
りも遅いエッチング速度を有する材料からなることを特
徴とする接続孔の形成方法。 - 【請求項３】 複数種類の絶縁膜を積層した構造の層間
絶縁膜に接続孔を開口する第１工程と、 前記接続孔の底部の下地を酸化して酸化膜を形成する第
２工程と、 前記接続孔の側壁にサイドウォール膜を形成する第３工
程と、 前記酸化膜を除去する第４工程と、 前記接続孔の底部に形成される自然酸化膜をエッチング
によって除去する第５工程とを備え、 前記サイドウォール膜は前記第２工程で形成した酸化膜
に対してエッチング選択比を有する材料で形成されるこ
とを特徴とする接続孔の形成方法。 - 【請求項４】 請求項３記載の接続孔の形成方法におい
て、 前記サイドウォール膜は、フッ酸系のエッチング種を用
いたエッチングにおいて自然酸化膜のエッチング速度よ
りも遅いエッチング速度を有する材料からなることを特
徴とする接続孔の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273835A JPH09116009A (ja) | 1995-10-23 | 1995-10-23 | 接続孔の形成方法 |
| US08/733,192 US5981376A (en) | 1995-10-23 | 1996-10-17 | Method of forming viahole |
| US09/318,254 US6319817B1 (en) | 1995-10-23 | 1999-05-25 | Method of forming viahole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273835A JPH09116009A (ja) | 1995-10-23 | 1995-10-23 | 接続孔の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116009A true JPH09116009A (ja) | 1997-05-02 |
Family
ID=17533214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7273835A Pending JPH09116009A (ja) | 1995-10-23 | 1995-10-23 | 接続孔の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5981376A (ja) |
| JP (1) | JPH09116009A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038283A (ko) * | 2002-10-31 | 2004-05-08 | 아남반도체 주식회사 | 반도체 소자의 콘텍 및 비아 홀 플러그 형성방법 |
| JP2007511087A (ja) * | 2003-11-08 | 2007-04-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116009A (ja) * | 1995-10-23 | 1997-05-02 | Sony Corp | 接続孔の形成方法 |
| JP2994616B2 (ja) * | 1998-02-12 | 1999-12-27 | キヤノン販売株式会社 | 下地表面改質方法及び半導体装置の製造方法 |
| WO1999044227A1 (fr) * | 1998-02-27 | 1999-09-02 | Stella Chemifa Kabushiki Kaisha | Agent de traitement de surface pour micro-usinage et procede de traitement de surface |
| US6218288B1 (en) * | 1998-05-11 | 2001-04-17 | Micron Technology, Inc. | Multiple step methods for forming conformal layers |
| US6303489B1 (en) * | 1998-06-03 | 2001-10-16 | Advanced Micro Devices, Inc. | Spacer - defined dual damascene process method |
| US6194319B1 (en) * | 1999-09-02 | 2001-02-27 | Micron Technology, Inc. | Semiconductor processing method of reducing an etch rate of one portion of a doped material relative to another portion, and methods of forming openings |
| US6420104B1 (en) * | 1999-11-01 | 2002-07-16 | Advanced Micro Devices, Inc. | Method of reducing contact size by spacer filling |
| US6528883B1 (en) | 2000-09-26 | 2003-03-04 | International Business Machines Corporation | Shapes-based migration of aluminum designs to copper damascene |
| US7312141B2 (en) | 2000-09-26 | 2007-12-25 | International Business Machines Corporation | Shapes-based migration of aluminum designs to copper damascene |
| US6812140B2 (en) * | 2002-03-26 | 2004-11-02 | Winbond Electronics Corporation | Method for contact profile improvement |
| TWI497646B (zh) * | 2013-02-19 | 2015-08-21 | Winbond Electronics Corp | 半導體裝置之製作方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4430791A (en) * | 1981-12-30 | 1984-02-14 | International Business Machines Corporation | Sub-micrometer channel length field effect transistor process |
| US5173443A (en) * | 1987-02-13 | 1992-12-22 | Northrop Corporation | Method of manufacture of optically transparent electrically conductive semiconductor windows |
| JPH0282575A (ja) * | 1988-09-19 | 1990-03-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH03173126A (ja) * | 1989-11-30 | 1991-07-26 | Mitsubishi Electric Corp | 多層膜構造の半導体装置およびその製造方法 |
| US5066612A (en) * | 1990-01-05 | 1991-11-19 | Fujitsu Limited | Method of forming wiring of a semiconductor device |
| JP2687713B2 (ja) * | 1990-10-30 | 1997-12-08 | 日本電気株式会社 | 対数増幅回路 |
| US5117273A (en) * | 1990-11-16 | 1992-05-26 | Sgs-Thomson Microelectronics, Inc. | Contact for integrated circuits |
| US5472900A (en) * | 1991-12-31 | 1995-12-05 | Intel Corporation | Capacitor fabricated on a substrate containing electronic circuitry |
| KR960002061B1 (ko) * | 1992-10-05 | 1996-02-10 | 삼성전자주식회사 | 반도체 장치의 배선층 형성방법 |
| USRE36475E (en) * | 1993-09-15 | 1999-12-28 | Hyundai Electronics Industries Co., Ltd. | Method of forming a via plug in a semiconductor device |
| US5393682A (en) * | 1993-12-13 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Method of making tapered poly profile for TFT device manufacturing |
| JP3397505B2 (ja) * | 1995-04-19 | 2003-04-14 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0792513A1 (en) * | 1995-09-14 | 1997-09-03 | Advanced Micro Devices, Inc. | Damascene process for reduced feature size |
| JPH09116009A (ja) * | 1995-10-23 | 1997-05-02 | Sony Corp | 接続孔の形成方法 |
| US5783495A (en) * | 1995-11-13 | 1998-07-21 | Micron Technology, Inc. | Method of wafer cleaning, and system and cleaning solution regarding same |
| JP3027951B2 (ja) * | 1997-03-12 | 2000-04-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6501131B1 (en) * | 1999-07-22 | 2002-12-31 | International Business Machines Corporation | Transistors having independently adjustable parameters |
-
1995
- 1995-10-23 JP JP7273835A patent/JPH09116009A/ja active Pending
-
1996
- 1996-10-17 US US08/733,192 patent/US5981376A/en not_active Expired - Fee Related
-
1999
- 1999-05-25 US US09/318,254 patent/US6319817B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038283A (ko) * | 2002-10-31 | 2004-05-08 | 아남반도체 주식회사 | 반도체 소자의 콘텍 및 비아 홀 플러그 형성방법 |
| JP2007511087A (ja) * | 2003-11-08 | 2007-04-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法 |
| JP4662943B2 (ja) * | 2003-11-08 | 2011-03-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6319817B1 (en) | 2001-11-20 |
| US5981376A (en) | 1999-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4094073B2 (ja) | 半導体装置を製作する方法 | |
| US6140224A (en) | Method of forming a tungsten plug | |
| JP3248492B2 (ja) | 半導体装置及びその製造方法 | |
| US5578524A (en) | Fabrication process of a semiconductor device with a wiring structure | |
| US6228760B1 (en) | Use of PE-SiON or PE-OXIDE for contact or via photo and for defect reduction with oxide and W chemical-mechanical polish | |
| TWI251296B (en) | Method for fabricating semiconductor device capable of preventing damage by wet cleaning process | |
| US6372672B1 (en) | Method of forming a silicon nitride layer in a semiconductor device | |
| JPH1055981A (ja) | 集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法 | |
| US4657630A (en) | Method for manufacturing semiconductor device having isolating groove | |
| JP4711658B2 (ja) | 微細なパターンを有する半導体装置の製造方法 | |
| JPH09116009A (ja) | 接続孔の形成方法 | |
| KR100389034B1 (ko) | 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치 | |
| JPH0653337A (ja) | 半導体装置の製造方法 | |
| JPH11312679A (ja) | 広域平坦化された半導体装置の製造方法 | |
| JP3781729B2 (ja) | 半導体装置の製造方法 | |
| US20030186526A1 (en) | Method for contact profile improvement | |
| JP2001118928A (ja) | 集積回路の製造方法 | |
| KR19990030836A (ko) | 자기정렬 콘택홀 형성방법 | |
| US6184113B1 (en) | Method of manufacturing a gate electrode in a semiconductor device | |
| JP2001168192A (ja) | 半導体装置の製造方法 | |
| KR20050116600A (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| JP2000353688A (ja) | 半導体装置の製造方法 | |
| JPH11111842A (ja) | 多層配線構造およびその製造方法 | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| KR100248344B1 (ko) | 반도체 소자의 제조방법 |