TWI497646B - 半導體裝置之製作方法 - Google Patents

Description

半導體裝置之製作方法

本發明係有關於半導體裝置之製作方法，且特別是有關於一種半導體裝置中接觸窗之製作方法。

隨著半導體製程技術的進步，半導體裝置的尺寸已經可製作為次微米(sub-micron)等級或更精細的等級，進一步提昇了單一晶片上半導體裝置的數量及密度。然而，這也意味著各個半導體裝置之間的距離變得更近，因此為了避免不同半導體裝置的接觸栓塞(contact plug)相互接觸而彼此干擾，控制半導體裝置的接觸窗尺寸以達到高深寬比(aspect ratio)已成為半導體製程中的重要議題之一。

接觸栓塞可藉由對半導體基板上之絕緣層(例如一層間介電層)進行一蝕刻製程以在絕緣層內形成連接至被接觸區域(例如半導體裝置的源極及/或汲極)的至少一接觸窗(contact hole)之後，再使用導電材料填充此接觸窗而得到。在接觸栓塞與被接觸區域之界面的電性連接好壞對於半導體裝置的特性影響極大，因此在填入導電材料之前，必須先移除被接觸區域中位於半導體基板表面之原生氧化層，避免因接觸窗底部之原生氧化層的存在而使接觸栓塞與被接觸區域之間的接觸電阻(contact resistance)提高，進一步劣化半導體裝置電性的問題。

在習知技術中，可藉由記錄製程清潔法(process of record clean，POR clean)移除此接觸窗底部之原生氧化層。記錄製程清潔法為經過改良的RCA清潔法，可藉由使用氫氟酸水溶液(diluted hydrofluoric acid，DHF)以移除接觸窗底部之原生氧化層。然而，由於一般半導體基板上作為保護或隔離用的絕緣層亦使用氧化矽形成，因此使用氫氟酸水溶液移除接觸窗底部之原生氧化層可能會同時移除接觸窗側壁的部份絕緣物質，導致接觸窗尺寸(或孔徑)變大，成為比最初圖案化所得之接觸窗大的尺寸。但若為了避免接觸窗尺寸變大而縮短使用氫氟酸水溶液蝕刻移除原生氧化層的時間，則又會有蝕刻時間過短導致原生氧化層無法完全移除的問題。

因此，亟需尋求一種新的半導體裝置製作方法，以解決習知技術中移除接觸窗底部之原生氧化層時，接觸窗尺寸(或孔徑)變大之問題。

本發明提供一種半導體裝置之製作方法，包括：在一半導體基板上形成一絕緣層；在絕緣層中形成至少一開口，以露出半導體基板，其中半導體基板在位於開口底部之表面區域形成一原生氧化層；在開口之側壁形成一導電間隙壁；形成導電間隙壁之後，實施一蝕刻步驟，以移除位於開口底部之原生氧化層並露出半導體基板；以及在開口內填充一導電材料，以形成一導電栓塞。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳 細說明如下：

100‧‧‧半導體裝置

10‧‧‧半導體基板

12‧‧‧原生氧化層

20‧‧‧絕緣層

22‧‧‧開口

102‧‧‧第一導電層

102’‧‧‧導電間隙壁

104‧‧‧擴散阻障金屬層

106‧‧‧導電材料

第1a~1f圖為一系列剖面圖，用以說明本發明之半導體裝置製作方法之一實施例的流程。

本發明提供數個實施例以說明本發明之技術特徵，實施例之內容及繪製之圖式僅作為例示說明之用，並非用以限縮本發明保護範圍。圖式中可能省略非必要元件，不同特徵可能並未按照比例繪製。此外，一元件形成於另一元件「上」可包含兩元件直接接觸的實施例，或也可包含兩元件之間夾設有其它額外元件的實施例。各種元件可能以任意不同比例顯示以使圖示清晰簡潔。

第1a~1f圖為一系列剖面圖，用以說明本發明之半導體裝置製作方法之一實施例的流程。請參照第1a圖，在本實施例中，半導體裝置100包括半導體基板10及絕緣層20。半導體裝置100可為任何由半導體材料構成之裝置，例如可為一記憶體裝置或一邏輯裝置。半導體基板10可使用任何本領域所熟知之基板，例如可為一元素半導體(例如矽、鍺)基板、一化合物半導體(例如矽化鍺、砷化鎵、磷化鎵、磷化銦、砷化銦、碳化矽、或前述之組合)基板、一合金半導體基板(例如砷化銦鎵、磷化銦鎵、磷砷化鎵、砷化鋁鎵)、或一絕緣層上半導體(semiconductor on insulator，SOI)基板。半導體基板10中可包括至少一摻雜區域(例如源極摻雜區域及/或汲極摻雜區 域)、淺溝槽隔離(shallow trench isolation，STI)、或其它本技術領域中所熟知之半導體裝置基本特徵。

絕緣層20可藉由任何適當薄膜沈積技術形成於半導體基板10上，例如電漿輔助化學氣相沈積法(plasma-enhanced chemical vapor deposition，PECVD)、高密度電漿化學氣相沉積法(high density plasma chemical vapor deposition，HDP-CVD)、物理氣相沈積法(physical vapor deposition，PVD)等，並可覆蓋於半導體基板10中的半導體裝置(未繪示)及半導體基板10表面之其它裝置結構(例如一閘極堆疊，未繪示)。絕緣層20可為摻雜或未摻雜之氧化矽層，例如四乙氧基矽烷氧化物(tetraethyl orthosilicate，TEOS)、摻氟矽玻璃(FSG)、摻磷矽玻璃(PSG)或摻硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)、高密度電漿氧化物、旋塗矽玻璃(spin-on-glass，SOG)等。

在本實施例中，半導體裝置100為一快閃記憶體(flash memory)裝置，可藉由適當摻雜製程在一矽基板中形成複數摻雜區域(例如半導體裝置之源、汲極摻雜區域)，並藉由複數薄膜及微影製程在半導體基板10表面形成至少一閘極堆疊結構(未繪示)，此閘極堆疊結構可包括穿隧氧化層、浮置閘極、介電層(氮-氧-氮層)、控制閘極等膜層，隨後於半導體基板10上及半導體基板10表面之閘極堆疊結構上形成一絕緣層20。

在半導體基板10上形成絕緣層20之後，可藉由一非等向性乾蝕刻在絕緣層20中形成至少一開口22。開口22係作 為接觸窗使用，並可依據半導體裝置100的尺寸及用途形成適當尺寸、形狀、或結構。第1a圖繪示半導體裝置100具有二個開口22，但本發明之開口數量並不限於此。可藉由例如電漿蝕刻法(plasma etching)、反應性離子蝕刻法(reactive ion etching，RIE)進行非等向性乾蝕刻，且可使用例如CF₄ 、CHF₃ 、C₄ F₈ 或前述之組合作為蝕刻劑。在本實施例中，開口22形成於半導體裝置之源極及/或汲極上方，並形成為孔徑為30~100奈米(nm)之圓柱開口結構。在形成開口22之後，開口22底部之半導體基板10的表面區域會形成原生氧化層12，此原生氧化層12的存在可能會導致後續步驟中形成於開口22中的導電材料(未繪示於第1a圖，請參照第1f圖)與半導體基板10中的被接觸區域之接觸界面的接觸電阻提高，進一步劣化半導體裝置電性，因此在將導電材料填充於開口22之前，必須先將原生氧化層12移除。

接著，如第1b圖所示，可藉由物理氣相沈積法(例如濺鍍法)、化學氣相沈積法(例如金屬有機化學氣相沈積法)於開口22露出之半導體基板10上、開口22之側壁上、及絕緣層20頂部表面上順應性形成第一導電層102。隨後可藉由一間隙壁蝕刻步驟(例如一電漿蝕刻步驟)，移除開口22露出之半導體基板10上及絕緣層20頂部表面上的第一導電層102，以保留開口22之側壁上的第一導電層102，以形成導電間隙壁102’，如第1c圖所示。導電間隙壁102’係作為後續步驟中填充於開口22之導電材料的擴散阻障層，防止導電材料(通常為一金屬材料)擴散進入絕緣層20或半導體基板10內，並可協助導電材 料附著於絕緣層之表面。依據接觸栓塞所使用的導電材料，可使用不同材料作為導電間隙壁102’，例如當導電材料為鎢時，可使用氮化鈦、鈷、或前述之組合形成導電間隙壁102’；當導電材料為銅時，可使用氮化鈦、氮化鉭、氮化鎢、鎢化鈦、或前述之組合形成導電間隙壁102’。導電間隙壁102’的厚度可介於2~10奈米之間。在本實施例中，係藉由沈積一氮化鈦層作為第一導電層102之後，使用含氯氣體作為蝕刻物質進行10~20秒的電漿蝕刻，以移除開口22底部之第一導電層102，露出半導體基板10表面之原生氧化層12。

隨後可藉由一蝕刻步驟移除開口22底部之半導體基板10表面上的原生氧化層12，以露出原本受到原生氧化層12覆蓋之半導體基板區域，如第1d圖所示。蝕刻步驟可藉由例如使用氫氟酸水溶液之濕蝕刻進行。由於在本發明中，在使用蝕刻物質(例如氫氟酸水溶液)移除原生氧化層12時，絕緣層20之開口22的側壁上已形成有導電間隙壁102’，且在本實施例中，導電間隙壁102’係使用對氫氟酸水溶液具有良好抗蝕刻能力的氮化鈦，因此在移除原生氧化層12時，氫氟酸水溶液與絕緣層20之開口22的側壁不會直接接觸，而可避免習知接觸栓塞形成製程中，開口22的尺寸(或孔徑)因為蝕刻步驟而變大的問題。

接下來如第1e~1f圖所示，在開口22露出之半導體基板10上、開口22側壁之導電間隙壁102’上、及絕緣層20頂部表面上順應性形成一擴散阻障金屬層104，以與導電間隙壁102’共同作為後續步驟中填充於開口22之導電材料的擴散阻 障層。擴散阻障金屬層104可為鈦或鉭，在本實施例中，使用鈦為擴散阻障金屬層104，與氮化鈦之導電間隙壁102’共同構成一擴散阻障層。最後，於開口22內填充導電材料106，並實施一化學機械研磨(chemical mechanical polishing，CMP)製程以與導電間隙壁102’、擴散阻障金屬層104共同構成一導電栓塞，如第1f圖所示。

在本發明另一實施例中，亦可在蝕刻原生氧化層12之步驟之後，在形成擴散阻障金屬層104之前，在導電間隙壁102’上及露出之半導體基板100上再順應性形成一第二導電層(未繪示)。此第二導電層可與前述導電間隙壁102’及擴散阻障金屬層104共同構成一擴散阻障層。使用導電間隙壁、第二導電層及擴散阻障金屬層構成擴散阻障層時，導電間隙壁及第二導電層之總厚度與僅使用導電間隙壁及擴散阻障金屬層構成擴散阻障層時之導電間隙壁的厚度相等。在此實施例中，導電間隙壁102’與導電層的總厚度介於2~10奈米之間。依據接觸栓塞所使用的導電材料可使用不同材料作為第二導電層，例如當導電材料為鎢時，可使用氮化鈦、鈷、或前述之組合形成第二導電層；當導電材料為銅時，可使用氮化鈦、氮化鉭、氮化鎢、鎢化鈦、或前述之組合形成第二導電層。導電間隙壁102’與第二導電層可使用相同或不同材料，在此實施例中，係使用一氮化鈦層作為導電間隙壁102’之後，再沈積一氮化鈦層作為第二導電層，並以此二層導電間隙壁102’及第二導電層與擴散阻障金屬層104共同構成擴散阻障層。藉此，可形成厚度較薄之導電間隙壁102’而較有利於開口22底 部之原生氧化層的移除。此外，由於導電層104會與半導體基板10反應形成低電阻之金屬矽化物，而減少導電間隙壁102’的厚度可增加形成此低電阻之金屬矽化物的面積，故可進一步降低導電栓塞的接觸電阻。

綜上所述，藉由使用本發明之半導體裝置製作方法，可在與現行製程相容且不額外提高成本的情況下，避免習知接觸栓塞形成製程中移除接觸窗底部之原生氧化層時，所導致之接觸窗尺寸(或孔徑)變大的問題，而可得到具有所需深寬比及低接觸電阻之接觸窗，以及具有此種接觸窗之半導體裝置。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置

10‧‧‧半導體基板

12‧‧‧原生氧化層

20‧‧‧絕緣層

22‧‧‧開口

102’‧‧‧導電間隙壁

Claims (9)

1. 一種半導體裝置之製作方法，包括：在一半導體基板上形成一絕緣層；在該絕緣層中形成至少一開口，以露出該半導體基板，其中該半導體基板在位於該至少一開口底部之表面區域具有一原生氧化層；在該至少一開口之側壁形成一導電間隙壁，其中該導電間隙壁包括氮化鈦；形成該導電間隙壁之後，實施一蝕刻步驟，以移除位於該至少一開口底部之該原生氧化層並露出該半導體基板；以及在該至少一開口內填充一導電材料，以形成一導電栓塞。
2. 如申請專利範圍第1項所述之半導體裝置之製作方法，更包括在該蝕刻步驟之後及在填充該導電材料之前，在該導電間隙壁上及露出之該半導體基板上順應性形成一第二導電層。
3. 如申請專利範圍第2項所述之半導體裝置之製作方法，其中該第二導電層包括氮化鈦。
4. 如申請專利範圍第2項所述之半導體裝置之製作方法，其中該導電間隙壁與該第二導電層係使用不同材料形成。
5. 如申請專利範圍第1項所述之半導體裝置之製作方法，其中形成該導電間隙壁之步驟包括：在該絕緣層上及該至少一開口內順應性形成一第一導電層；以及 移除該絕緣層上及該至少一開口之底部的該第一導電層。
6. 如申請專利範圍第5項所述之半導體裝置之製作方法，其中該第一導電層包括氮化鈦。
7. 如申請專利範圍第1項所述之半導體裝置之製作方法，其中該蝕刻步驟包括一濕蝕刻步驟。
8. 如申請專利範圍第1項所述之半導體裝置之製作方法，其中該導電材料包括鎢。
9. 如申請專利範圍第1項所述之半導體裝置之製作方法，更包括在該蝕刻步驟之後及在填充該導電材料之前，在該至少一開口內順應性形成一擴散阻障金屬層。