KR100248344B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판이 노출될 때 까지 식각하여 다결정 실리콘막패턴과 질화막패턴, 패드산화막패턴을 형성하고 이를 식각장벽으로 반도체 기판의 하부에 트랜치를 형성한 다음, 두차례의 산화처리 공정을 실시하되 먼저 상기 질화막패턴 상부에 형성된 다결정 실리콘막과 트랜치 측면에 열산화막을 성장시킨 후 습식식각하여 제거하고, 재차 산화처리 공정을 거쳐 열산화막을성장시킨 후 습식식각하여 제거하고, 재차 산화처리 공정을 거쳐 열산화막을 형성한 다음, 전표면에 N₂/NH₃ 플라즈마 처리하여 트랜치 측벽에 열산화막을 형성하고 O₃-TEOS-USG막을 증착한 후 O₃-TEOS-USG 막을 어닐시키고 CMP 공정으로 평탄화시킴으로써 소자의 신뢰성 및 공정 수율을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 오존-테오스-유. 에스.지막 (O₃-Tetra Ethy1 Ortho Silicate Undoped Silicate Glass 이하, O₃-TEOS-USG)이 증착될 하지재료를 한가지 재료로 만들어 주기 위하여 패드산화막과 질화막 상부에 다결정실리콘을 증착하고 식각공정을 거친후 사이드웰(side wall) 및 다결정실리콘막을 산화시키고 N₂/NH₃플라즈마 처리한 다음, 전표면에 O₃-TEOS-USG막을 증착하고 화학적.기계적연마(Chemical Mechanical Polishing 이하, CMP)공정을 이용하여 평탄화시킴으로써 소자의 공정 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 집적도가 낮은 반도체소자는 단차가 작아 각 도전측들의 패턴닝이나 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 나칭이나 단선 등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 평탄화 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.
현재 1M DRAM 이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고 화학기상증착(chemical vapor deposition; 이하 CVD라칭함) 방법으로 형성되어 단차피복성이 우수한 비.피.에스.지(Boro Phosphor Silicate Glass; 이하 BPSG라 칭함)나 테오소 (Tetra ethy1 ortho silicate; 이하 TEOS라 칭함) 산화막 등을 평탄화막으로 널리 사용하고 있다.
그러나, 상기의 평탄화막들은 우수한 유동성에도 불구하고 평탄화의 정도에 한계가 있어 셀영역과 주변회로지역의 단차가 0.8∼1.0㎛로 단차가 계속 유지되어 256M DRAM이상의 고집적 소자 제조 공정에 있어서 금속배선 공정에 문제를 일으킨다.
즉, 금속배선의 사진공정에서 배선크기가 작아짐에 따라 원자외선 노광기를 사용하게 됨에 따라 초점 심도가 작아저 (약 0.4㎛) 상기의 단차에서는 금속배선을 형성할 수 없을 뿐만 아니라, 식각 공정시에도 금속배선이 끊어지거나 브리지를 유발하게 된다.
또한, 불순물이 다량으로 포함되어 있어 또 다른 문제점을 갖고 있는데, 상기의 문제점을 해결하기 위해 CMP 공정이 등장하였으며, BPSG 박막을 두껍게 증착하여 CMP장치로 연마하면 단차를 줄여줄 수 있으나, 공정은 조밀한 지역과 조밀하지 않은 지역에서 연마 속도 차이가 나는 현상에 의해 전면 평탄화에 어려움이 있다.
그리고, 이러한 문제는 한 소자 내에서 뿐만 아니라 웨이퍼 내에서도 발생하여 후속 공정인 식각 공정에서 식각 두께의 조절이 힘들어지는 문제가 있다.
한편, 샐로우 트랜치 소자분리(shallow trench isolation)공정에서 O₃-TEOS-USG막을 적용할 때 O₃-TEOS-USG막을 증착시 산화막이나 질화막 등의 하지재료가 서로 특성이 다른 막이기 때문에 비정상적으로 증착되는 것을 방지하기 위한 기술로써 N₂/NH₃플라즈마 처리기술이 널리사용되고 있다.
즉, 상기와 같은 플라즈마 처리기술은 O₃-TEOS-USG막의 하지재료가 질화막 또는 열산화막이기 때문에 플라즈마 처리의 균일성이 우수하지 못하여 공정 진행의 재현성에 문제가 발생되어 O₃-TEOS-USG막이 비정상적으로 증착된다.
또한, 상기와 같은 플라즈마 처리기술은 플라즈마 처리시 피.이.씨.브이.디(plasma enhanced chemical vapor deposition) 챔버를 구성하는 물질이 웨이퍼 표면에 유입되어 금속을 오염시킴으로써 소자의 공정 수율을 떨어뜨리는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 O₃-TEOS-USG막이 증착될 하지재료를 한가지 재료로 만들어 주기 위하여 반도체 기판이 노출될 때 까지 식각하여 다결정 실리콘막패턴과, 질화막패턴, 패드산화막패턴을 형성하고 이를 식각장벽으로 반도체 기판의 하부에 트랜치를 형성하고 산화공정을 진행한 다음, 반도체 기판에 증착되는 박막들을 N₂/NH₃플라즈마 처리한 후, O₃-TEOS-USG막을 증학하고 CMP 공정을 이용하여 평탄화시킴으로써 디자인룰이 감소함에 따라 발생되는 소자의 불안정한 요인을 근본적으로 해결할 수 있으며, 금속오염의 가능성을 최소화하고 공정 균일도를 향상시켜 소자의 공정 수율 및 신뢰성을 향상시키는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
제1a도내지 제1f도는 본 발명의 일실시예에 따른 반도체 소자의 제조공정도
제2a도내지 제2f도는 본 발명의 다른 실시예에 따른 반도체 소자의 제조공정도
* 도면의 주요부분에 대한 부호의 설명
11, 31 : 반도체 기판 13, 33 : 패드산화막
15, 35 : 질화막 17 : 다결정 실리콘막
19, 37 : 열산화막 21, 39 : O₃-TEOS-USG
상기 목적을 달성하기 위해 본 발명의 일실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 패트산화막과 질화막, 다결정 실리콘막을 순차적으로 형성하는 공정과, 식각마스크를 이용하여 반도체 기판이 노출될때까지 식각하여 다결정 실리콘막패턴과 질화막패턴,패드산화막패턴을 형성하는 공정과, 상기 패턴들을 식각장벽으로 이용하여 반도체 기판의 하부에 트랜치를 형성하는 공정과, 1차 산화처리를 통하여 상기 질화막패턴 상부에 형성된 다결정 실리콘막과 트랜치 측면에 열산화막을 성장시킨 후 공정으로 제거하는 공정과, 2차 산화처리를 통하여 상기 질화막패턴 상부에 형성된 다결정 실리콘막과 트랜치 측면을 재차 산화시켜 열산화막을 형성하는 공정과, 상기구조의 전표면을 N₂/NH₃플라즈마 처리하는 공정과, 상기구조의 전표면을 O₃-TEOS-USG막을 형성하는 공정과, 상기 O₃-TEOS-USG막을 열처리한 후 CMP 공정으로 평탄화시키는 공정을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 패드산화막과 질화막을 형성하는 공정과, 식각마스크를 이용하여 반도체 기판이 노출될 때 까지 식각하여 질화막패턴과 패드산화막패턴을 형성하는 공정과, 상기 패턴들을 식각장벽으로 이용하여 반도체 기판의 하부에 트랜치를 형성하는 공정과, 차 산화처리를 통하여 트랜치 측면에 열산화막을 산화시켜 열산화막을 형성하는 공정과, 차 산화처리를 통하여 트랜치 측면을 재차 산화시켜 열산화막을 형성하는 공정과, 기 구조의 전표면에 PECVD 장비에서 챔버를 pre-coatiog한 다음 N₂/NH₃플라즈마 처리하는 공정과. 기 구조의 전표면에 O₃-TEOS-USG막을 형성하는 공정과, 기 O₃-TEOS-USG막을 열처리한 후 CMP 공정으로 평탄화시키는 공정을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명 하기로 한다.
제1a도 내지 제1f도 는 본 발명의 일실시예에 따른 반도체 소자의 제조공정도이다.
먼저, 반도체 기판(110 상부에 열산화막인 패드산화막(13)과 질화막(15), 다격정 실리콘막(17)을 순차적으로 형성한다.
이때, 상기 패드산화막(13)은 50 ∼ 200Å 두께로 형성하고, 질화막(15)의 두께는 1500 ∼ 2400Å, 다결정 실리콘막(17)는 300 ∼ 500Å 두께로 형성한다. (제1도 a 참조)
다음, 식각마스크를 이용하여 반도체 기판(11)이 노출될 때 까지 식각하여 트다결정 실리콘막(17)패턴과 질화막(15)패턴, 패드산화막(13)패턴을 순차적으로 형성한다.
그 다음, 상기 패턴(17,15,13)들을 식각장벽으로 이용하여 반도체 기판(11)의 하부에 트렌치를 형성한다.(도 1b 참조)
그 다음, 상기 트랜치를 형성한 다음, 스트레서(stress)와 결함(defect)을 제거하기 위해 1차 산화처리를 실시하게 된다.
여기서, 상기 1차 산화처리를 통하여 150 ∼ 250Å 두께 정도로 산화시키되 상기 질화막(15)패턴 상부에 형성된 다결정 실리콘막(17)과 트랜치 측면에 열산화막(19)을 성장시킨 후 습식공정으로 트랜치 형성시 스트레스와 결함을 제거한다. (제1도c 참조)
다음, 2차 산화처리를 통하여 상기 질화막(15)패턴 상부에 형성된 다결정 실리콘막(17)과 트랜치 측면을 재차 산화시켜 열산화막(19)을 형성한 다음, 전표면을 N₂/NH₃플라즈마 처리를 실시한다.
이 때, 상기 1차 산화처리 후 2차 산화처리를 함으로서 트랜치 측면의 열산화막(19)의 소자 특성을 향상시키고, 1차 산화처리 후 질막화(15)패턴 상부에 남아있는 다결정 실리콘막(17)을 산화시킨다.
그리고, 상기 플라즈마 처리 범위로는 N₂/NH₃ = 1 ∼ 3/3 ∼10 SLM, 파워는 HF/LF = 0.1 ∼1.0 / 0.1 ∼ 1.0 KW, 온도는 300 ∼ 400。C, 압력은 1.0 ∼ 3.0 Torr, 시간은 10 ∼ 100초 범위에서 실시하게 된다.
여기서, 후속 공정의 O₃-TEOS-USG막에 증착될 하지재료로 1차 산화처리후 다결정 실리콘막 또는 MTO막을 50 ∼ 150Å 두께로 형성하여 열산화막이 되게한다.
또한, 상기와 같은 방법으로 PECVD 장비에서 증착율을 낮게하기 위해 플라즈마 처리하지 않고 처리하지 않고 Si-rich-USG막을 50∼100Å 두께로 형성하여 열산화막이 되게 한다. 여기서, 상기 Si-rich-USG막의 증착조건은 N₂ = 4 ∼ 10 SLM, N O = 3 ∼ 6 SLM, SiH₄= 0.1 ∼ 0.2 SLM, 파워는 HF/LF = 0.1 ∼ 1.0 / 0.1 ∼ 1.0 KW, 온도는 300 ∼ 400。C, 압력은 1.0 ∼ 3.0 Torr에서 실시한다.(제1도d 참조)
그 다음, 상기 구조의 전표면에 정착중착 특성을 갖는 O₃-TEOS-USG막 (21)을 형성한다.
여기서, 상기 O₃-TEOS-USG막(21)의 증착조건은 N₂= 80 ∼ 120 SLM, 두께는 5000 ∼ 7000Å, 온도는 300 ∼ 400。C, 농도는 100 ∼ 140g/㎥ 범위에서 실시한다.
이때, 상기 반도체 기판(11)의 하부에 형성되어 있는 트랜치 측면에는 열산화막(19)이 형성된다. (제1도 e 참조)
다음, 상기 O₃-TEOS-USG막(21)을 열처리한 후 CMP 공정으로 평탄화하여 본 발며의 제조공정을 완료한다. (제1도 f 참조)
제2a도 내지 제2f도는 본 발명의 다른 실시예에 따른 반도체 소자의 제조공정도이다.
먼저, 반도체 기판(31) 상부에 열산화막인 패드산화막(33)과 질화막(35)을 순차적으로 형성한다.
이 때, 상기 패드산화막(33)은 50 ∼ 200Å 두께로 형성하고, 질화막(35)은 두께는 1500 ∼ 2000 2500Å 두께로 형성한다. (제2a도 참조)
다음, 식각마스크를 이용하여 반도체 기판 (31)이 노출될 때 까지 식각하여 질화막(35)패턴과 패드산화막(33)패턴을 순차적으로 형성한다.
그 다음, 상기 패턴 (35,33)들을 식각장벽으로 이용하여 반도체 기판(31)의 하부에 트랜치를 형성한다. (제2b도 참조)
다음, 상기 패턴(35,33)들을 형성한 다음, 스트레스(stress)와 결함(defect)을 제거하기 위해 1차 산화처리를 실시하게 된다.
여기서, 상기 1차 산화처리를 통하여 150 ∼ 250Å두께 정도로 산화시키되 트랜치 측벽에 열산화막(37)을 성장시킨 후 습식공정으로 트랜치 형성시 발생된 스트레스와 결함을 제거한다. (제2c도 참조)
다음, 2차 산화처리를 통하여 상기 트랜치 측면을 재차 산화시켜 열산화막(37)을 형성한 당,다음, 전표면에 PECVD 장비에서 챔버를 pre-coation한 다음 N₂/NH₃플라즈마 처리를 실시한다.
이 때, 상기 프리-코팅시의 증착되는 막은 산화막과, 질화막 또는 산화질화막을 5 ∼ 10㎛ 두께로 형성한다.
여기서, 상기 PECVD 챔버 내부에 프리-코팅 증착 후에 인-시튜(insitu) 세정공정 없이 플라즈마 처리를 실시하게 된다.
한편, 상기 플라즈마 처리범위로는 N₂/NH₃= 1 ∼ 2 / 2 ∼ SLM, 파워는 HF/LF = 0.1 ∼ 1.0 / 0.1 ∼ 0.3 KW, 온도는 300 ∼ 400。C, 압력은 1.0 ∼ 2.0 Torr, 시간은 10 ∼ 50초 범위에서 실시하게 된다. (제2d도 참조)
그 다음, 상기 구조의 전표면에 정착증착 특성을 갖는 O₃-TEOS-USG막(39)을 형성한다.
이 때, 상기 O₃-TEOS-USG막(39)의 증착조건 N₂= 80 ∼ 120 SLM, 두께는 5000 ∼ 7000Å, 온도는 300 ∼ 400。, 농도는 100 ∼ 140g/㎥ 범위에서 실시하는 (제2e도 참조)
다음, 상기 O₃-TEOS-USG막(39)을 열처리한 후 CMP 공정으로 평탄화하여 본 발명의 제조공정을 완료한다. (제2f도 참조)
상기한 바와같이 본 발명에 따르면, 정상증착 성질을 갖는 O₃-TEOS-USG막이 증착될 하지재료를 한가지 재료로 만들어 주기 위하여 반도체 기판에 증착되는 박막들을 N₂/ NH₃ 플라즈마 처리한 다음, N₂/NH₃막을 증착하고 CMP 공정을 이용하여 평탄화시킴으로써 디자인룰이 감소함에 따라 발생되는 소자의 불안정한 요인을 근본적으로 해결할 수 있으며, 금속오염의 가능성을 최소화하고 자체 평탄화 증착을 통해 CMP 공정의 공정시간을 감소시킴으로써 공정 균일도를 향상시켜 소자의 공정 수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (19)

  1. 반도체 기판 상부에 패드산화막과 질화막, 다결정 실리콘막을 순차적으로 형성하는 공정과, 식각마스크를 이용하여 반도체 기판이 노출될때까지 식각하여 다결정 실리콘막패턴과 질화막패턴, 패드산화막패턴을 형성하는 공정과, 상기 패턴들을 식각장벽으로 이용하여 반도체 기판의 하부에 트랜치를 형성하는 공정과, 1차 산화처리를 통하여 상기 질화막패턴 상부에 형성된 다결정 실리콘막과 트랜치 측면에 열산화막을 성장시킨후 습식공정으로 제거하는 공정과, 2차 산화처리를 통하여 상기 질화막패턴 상부에 형성된 다결정 실리콘막과 트랜치 측면을 재차 산화시켜 열산화막을 형성하는 공정과, 상기 구조의 전표면을 N₂/NH₃플라즈마 처리하는 공정과, 상기 구조의 전표면에 O₃-TEOS-USG막을 형성하는 공정과, 상기 O₃-TEOS-USG막을 열처리 한 후 CMP 공정으로 평탄화시키는 공정을 특징으로 하는 반도체 소자의 제조방법,
  2. 제1항에 있어서, 상기 패드산화막 50 ∼ 200Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 다결정 실리콘막은 300 ∼ 500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 1차 산화처리시 150 ∼ 250Å 두께로 산화되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 플라즈마 처리범위로 N₂/NH₃ = 1 ∼ 3 / 3 ∼10 SLM, 파워 HF/LF = 0.1 ∼ 1.0 / 0.1 ∼1.0 KW, 온도는 300 ∼ 400°C , 압력은 1.0 ∼ 3.0 Torr, 시간은 10 ∼ 100초 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, O₃-TEOS-USG막으로 1차 산화처리 후 MTO 산화막을 50 ∼ 150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 O₃-TEOS-USG막으로 1차 산화처리 후 MTO 산화막을 50 ∼ 150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 O₃-TEOS-USG막으로 1차 산화처리 후 플라즈마 처리하지 않고 Si-rich-USG 막의 50 ∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 Si-rich-USG막의 증착조건은 N₂= 4 ∼ 10 SLM, N O = 3 ∼ 6 SLM, N O = 3 ∼ 6 SLM, SiH₂= 0.1 ∼ 0.2 SHM, 파워는 HF/LF = 0. 1 ∼ 1.9 / 0.1 ∼1.0 KW, 온도는 300 ∼ 400°C, 압력은 1. 0 ∼ 3.0 Torr에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 O₃-TEOS-USG막의 증착조건은 N₂= 80 ∼ 120 SLM, 두께는 5000 ∼ 7000Å, 온도는 300 ∼ 400°C, 농도는 100 ∼ 140g/㎥ 범위에서 실시하는 것을 특지으로 하는 반도체 소자의 제조방법.
  11. 반도체 기판 상부에 패드산화막과 질화막을 형성하는 공정과, 식각마스크를 이용하여 반도체 기판이 노출될 때 까지 식각하여 질화막패턴과 패드산화막패턴을 형성하는 공정과,상기 패턴들을 식각장벽으로 이용하여 반도체 기판의 하부에 트랜치를 형성하는 공정과, 1차 산화처리를 통하여 트랜치 측면에 열산화막을 성장시킨 후 습식공정으로 제거하는 공정과, 2차 산화처리를 통하여 측면을 재차 산화시켜 일산화막을 형성하는 공정과, 상기 구조의 전표면에 PECVD 장비에서 챔버를 pre-coating한 다음 N₂/NH₃플라즈마 처리하는 공정과, 상기 구조의 전표면에 O₃-TEOS-USG막을 형성하는 공정과, 상기 O₃-TEOS-USG막을 열처리한 후 CMP 공정으로 평탄화시키는 공정을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 패드산화막은 50 ∼ 200Å 두께로 형성된 것을 특징으로 하는 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서, 상기 질화막은 300 ∼ 500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제11항에 있어서, 상기 1차 산화처리시 열산화막은 100 ∼ 200Å 두께로 산화되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제11항에 있어서, 상기 PECVD 챔버 내부의 프리-코팅시 증착되는 막은 산화막과, 질화막, 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서, 상기 프리-코팅시의 증착되는 막은 5 ∼ 10 ㎛ 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제15항에 있어서, 상기 PECVD 챔버 내부의 프리-코팅 증착 후에 인-시튜 세정공정 없이 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제11항에 있어서, 상기 플라즈마 처리범위는 N₂/NH₃= 1 ∼ 2 / 2 ∼ 10 SLM, 파워는 HF/LF = 0.1 ∼ 1.0 / 0.1 ∼ 0.3KW, 온도는 300 ∼ 400°C, 압력은 1.0 ∼ 2.0 Torr, 시간은 10 ∼ 50 초 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제11항에 있어서, 상기 O₃-TEOS-USG막의 증착조건은 N = 80 ∼ 120 SLM, 두께는 5000 ∼ 7000Å, 온도는 300 ∼ 400°C, 농도는 100 ∼ 140g/㎥ 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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