JPH11312679A - 広域平坦化された半導体装置の製造方法 - Google Patents
広域平坦化された半導体装置の製造方法Info
- Publication number
- JPH11312679A JPH11312679A JP11004599A JP459999A JPH11312679A JP H11312679 A JPH11312679 A JP H11312679A JP 11004599 A JP11004599 A JP 11004599A JP 459999 A JP459999 A JP 459999A JP H11312679 A JPH11312679 A JP H11312679A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- interlayer insulating
- forming
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000010410 layer Substances 0.000 claims abstract description 46
- 239000011229 interlayer Substances 0.000 claims abstract description 40
- 230000002093 peripheral effect Effects 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 16
- 238000007517 polishing process Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- HRESZHXIKUEPFX-UHFFFAOYSA-N B1C=CC=CC=CC=C1 Chemical compound B1C=CC=CC=CC=C1 HRESZHXIKUEPFX-UHFFFAOYSA-N 0.000 claims description 2
- 230000009969 flowable effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 単純化された工程でセルアレイ領域と周辺回
路領域との間に広域平坦化をなしうる半導体装置の製造
方法を提供する。 【解決手段】 セルアレイ領域と周辺回路領域との間に
広域段差が形成されている半導体基板４２の全面に層間
絶縁膜５２を形成する。この層間絶縁膜５２上にストッ
パで作用する第１物質層を形成する。第１物質層及び層
間絶縁膜５２をパターニングして、セルアレイ領域の半
導体基板４２を部分的に露出させるコンタクトホールを
形成する。コンタクトホールが形成された半導体基板４
２の全面に導電膜を形成して、導電膜が形成された半導
体基板４２に対して化学−物理的なポリシング（ＣＭ
Ｐ）を実施して、セルアレイ領域と周辺回路領域との間
に広域平坦化を成す。
路領域との間に広域平坦化をなしうる半導体装置の製造
方法を提供する。 【解決手段】 セルアレイ領域と周辺回路領域との間に
広域段差が形成されている半導体基板４２の全面に層間
絶縁膜５２を形成する。この層間絶縁膜５２上にストッ
パで作用する第１物質層を形成する。第１物質層及び層
間絶縁膜５２をパターニングして、セルアレイ領域の半
導体基板４２を部分的に露出させるコンタクトホールを
形成する。コンタクトホールが形成された半導体基板４
２の全面に導電膜を形成して、導電膜が形成された半導
体基板４２に対して化学−物理的なポリシング（ＣＭ
Ｐ）を実施して、セルアレイ領域と周辺回路領域との間
に広域平坦化を成す。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に化学的物理的ポリシング(Chemical Mech
anical Polishing；CMP)を用いてセル領域と周辺回路領
域との間に広域平坦化を成す半導体装置の製造方法に関
する。
法に係り、特に化学的物理的ポリシング(Chemical Mech
anical Polishing；CMP)を用いてセル領域と周辺回路領
域との間に広域平坦化を成す半導体装置の製造方法に関
する。
【０００２】
【従来の技術】半導体素子は高技能化、高性能化、高集
積化に向かって256M bit及び1G bit級のダイナミック R
AM(DRAM)に代表される超高集積化(ULSI)の時代へ突入し
ている。今後、これらの素子の高集積化にはより微細な
パターン形成技術を必要とし、三次元的な多層化構造を
要求する領域が広がって、現時点で新しいプロセスの導
入が検討課題になっている。
積化に向かって256M bit及び1G bit級のダイナミック R
AM(DRAM)に代表される超高集積化(ULSI)の時代へ突入し
ている。今後、これらの素子の高集積化にはより微細な
パターン形成技術を必要とし、三次元的な多層化構造を
要求する領域が広がって、現時点で新しいプロセスの導
入が検討課題になっている。
【０００３】この超微細な配線をパターン形成技術によ
り多層化していく場合、その下層にある層間絶縁膜を平
坦化することが必須になって、今までは部分的な平坦化
処理技術で対応してきた。しかし、ウェーハ加工能率や
製品の高品質化のためにウェーハの全面にかけた平坦
化、即ち広域平坦化のための研磨加工技術(CMP)が導入
された。
り多層化していく場合、その下層にある層間絶縁膜を平
坦化することが必須になって、今までは部分的な平坦化
処理技術で対応してきた。しかし、ウェーハ加工能率や
製品の高品質化のためにウェーハの全面にかけた平坦
化、即ち広域平坦化のための研磨加工技術(CMP)が導入
された。
【０００４】半導体素子の製造において、完全平滑面の
シリコン基板上に微細パターンを形成する場合と、既に
パターンにより凹凸が存する基板上に微細パターンを積
層して形成する場合は状況が完全に異なる。このような
凹凸の存在は基板とマスクとの間に間隔の不均一性を招
いて、投影レンズの焦点深度の限界を越えるなど、所望
のパターン精度を得られない原因として指摘されて、凹
凸部の部分的な緩和対策が取られてきた。
シリコン基板上に微細パターンを形成する場合と、既に
パターンにより凹凸が存する基板上に微細パターンを積
層して形成する場合は状況が完全に異なる。このような
凹凸の存在は基板とマスクとの間に間隔の不均一性を招
いて、投影レンズの焦点深度の限界を越えるなど、所望
のパターン精度を得られない原因として指摘されて、凹
凸部の部分的な緩和対策が取られてきた。
【０００５】図１乃至図３は従来の CMPを用いてセルア
レイ領域と周辺回路領域を平坦化するための方法を説明
する断面図である。先ず、図１を参照すれば、セルアレ
イ領域及び周辺回路領域を含む半導体基板2に、活性領
域と非活性領域を区分するための素子分離膜4を通常の
素子分離工程を用いて形成する。次に、この半導体基板
2の活性領域にゲート絶縁膜(図示せず)、ゲート電極6＋8
及びソース／ドレーン(図示せず)より成るトランジスタ
を形成する。
レイ領域と周辺回路領域を平坦化するための方法を説明
する断面図である。先ず、図１を参照すれば、セルアレ
イ領域及び周辺回路領域を含む半導体基板2に、活性領
域と非活性領域を区分するための素子分離膜4を通常の
素子分離工程を用いて形成する。次に、この半導体基板
2の活性領域にゲート絶縁膜(図示せず)、ゲート電極6＋8
及びソース／ドレーン(図示せず)より成るトランジスタ
を形成する。
【０００６】続いて、トランジスタが形成された前記半
導体基板2上に絶縁物質、例えばシリコン窒化膜を蒸着し
た後異方性蝕刻を通じて前記ゲート電極6＋8の側壁にス
ペーサ10を形成する。前記スペーサ10は後続くコンタク
トホールを自己整合的に形成するためのことである。
導体基板2上に絶縁物質、例えばシリコン窒化膜を蒸着し
た後異方性蝕刻を通じて前記ゲート電極6＋8の側壁にス
ペーサ10を形成する。前記スペーサ10は後続くコンタク
トホールを自己整合的に形成するためのことである。
【０００７】次に、スペーサ10が形成された前記半導体
基板の全面に平坦化しやすい絶縁物質、例えばボロン−
インを含有した酸化膜(Boron Phosphorus Silicate Gla
ss；以下 "BPSG"と称する)を蒸着した後所定の温度で熱
処理して層間絶縁膜12を形成する。次に、前記層間絶縁
膜12に対してCMPを実施して前記層間絶縁膜12を平坦化
する。点線で表示された部分は平坦化される前の層間絶
縁膜を示す。
基板の全面に平坦化しやすい絶縁物質、例えばボロン−
インを含有した酸化膜(Boron Phosphorus Silicate Gla
ss；以下 "BPSG"と称する)を蒸着した後所定の温度で熱
処理して層間絶縁膜12を形成する。次に、前記層間絶縁
膜12に対してCMPを実施して前記層間絶縁膜12を平坦化
する。点線で表示された部分は平坦化される前の層間絶
縁膜を示す。
【０００８】図２を参照すれば、平坦化された前記層間
絶縁膜12上にフォトレジストパターンを形成した後、こ
のフォトレジストパターンをマスクとして使用して前記
層間絶縁膜12をパターニングすることにより、半導体基
板2のソース又はドレーン領域(図示せず)を露出させる
コンタクトホール14を形成する。
絶縁膜12上にフォトレジストパターンを形成した後、こ
のフォトレジストパターンをマスクとして使用して前記
層間絶縁膜12をパターニングすることにより、半導体基
板2のソース又はドレーン領域(図示せず)を露出させる
コンタクトホール14を形成する。
【０００９】図３を参照すれば、コンタクトホールが形
成された結果物上に導電物質、例えば不純物がドープさ
れたポリシリコンを蒸着した後周辺回路領域のポリシリ
コンを除去する。次に、セルアレイ領域に蒸着された前
記ポリシリコン膜に対して CMPを実施することにより、
表面が平坦化された導電性パッド16を形成する。前記ポ
リシリコン膜に対する CMP工程は層間絶縁膜12をストッ
パとして使用してなり、点線で表示された部分は平坦化
される前のポリシリコン膜を示す。
成された結果物上に導電物質、例えば不純物がドープさ
れたポリシリコンを蒸着した後周辺回路領域のポリシリ
コンを除去する。次に、セルアレイ領域に蒸着された前
記ポリシリコン膜に対して CMPを実施することにより、
表面が平坦化された導電性パッド16を形成する。前記ポ
リシリコン膜に対する CMP工程は層間絶縁膜12をストッ
パとして使用してなり、点線で表示された部分は平坦化
される前のポリシリコン膜を示す。
【００１０】前述した従来の方法によると、二回のCMP工
程によりセルアレイ領域と周辺回路領域との段差を除去
して広域平坦化をなしうる。しかし、従来の半導体装置
の製造工程は、層間絶縁膜蒸着及びフロー→層間絶縁膜
に対する１次 CMP→コンタクト形成→ポリシリコン膜蒸
着→パッドポリシリコン膜に対する２次CMPよりなり、
二回のCMP工程が必要である。従って、工程が複雑で、CM
P工程が多いので基板にマイクロスクラッチが発生しや
すく、このようなマイクロスクラッチによりブリッジが
発生する等いろいろな欠陥要因を有している。
程によりセルアレイ領域と周辺回路領域との段差を除去
して広域平坦化をなしうる。しかし、従来の半導体装置
の製造工程は、層間絶縁膜蒸着及びフロー→層間絶縁膜
に対する１次 CMP→コンタクト形成→ポリシリコン膜蒸
着→パッドポリシリコン膜に対する２次CMPよりなり、
二回のCMP工程が必要である。従って、工程が複雑で、CM
P工程が多いので基板にマイクロスクラッチが発生しや
すく、このようなマイクロスクラッチによりブリッジが
発生する等いろいろな欠陥要因を有している。
【００１１】
【発明が解決しようとする課題】本発明の目的は一回の
CMP工程でセルアレイ領域と周辺回路領域との間に広域
平坦化をなしうる半導体装置の製造方法を提供すること
にある。
CMP工程でセルアレイ領域と周辺回路領域との間に広域
平坦化をなしうる半導体装置の製造方法を提供すること
にある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明による広域平坦化された半導体装置の製造方法
によると、先ずセルアレイ領域と周辺回路領域との間に
広域段差が形成されている半導体基板の全面に層間絶縁
膜を形成する。この層間絶縁膜上にストッパとして作用
する第１物質層を形成する。前記第１物質層及び層間絶
縁膜をパターニングして、セルアレイ領域の半導体基板
を部分的に露出させるコンタクトホールを形成する。コ
ンタクトホールが形成された前記半導体基板の全面に導
電膜を形成して、導電膜が形成された前記半導体基板に
対して化学−物理的なポリシング(CMP)を実施し、前記セ
ルアレイ領域と周辺回路領域との間に広域平坦化を成
す。
に本発明による広域平坦化された半導体装置の製造方法
によると、先ずセルアレイ領域と周辺回路領域との間に
広域段差が形成されている半導体基板の全面に層間絶縁
膜を形成する。この層間絶縁膜上にストッパとして作用
する第１物質層を形成する。前記第１物質層及び層間絶
縁膜をパターニングして、セルアレイ領域の半導体基板
を部分的に露出させるコンタクトホールを形成する。コ
ンタクトホールが形成された前記半導体基板の全面に導
電膜を形成して、導電膜が形成された前記半導体基板に
対して化学−物理的なポリシング(CMP)を実施し、前記セ
ルアレイ領域と周辺回路領域との間に広域平坦化を成
す。
【００１３】前記層間絶縁膜を形成する時、セルアレイ
領域と周辺回路領域との間に広域段差が形成されている
半導体基板の全面に流れ性がある絶縁膜、例えばボロン
−インを含有した酸化膜(BPSG)を蒸着した後、前記絶縁
膜を所定の温度で熱処理してフローさせる。
領域と周辺回路領域との間に広域段差が形成されている
半導体基板の全面に流れ性がある絶縁膜、例えばボロン
−インを含有した酸化膜(BPSG)を蒸着した後、前記絶縁
膜を所定の温度で熱処理してフローさせる。
【００１４】前記第１物質層はシリコン窒化膜又はシリ
コン酸化窒化膜に形成して、50〜2,000オングストロー
ムの厚さで形成することが望ましい。そして、前記導電
膜はポリシリコン膜に形成して、前記導電膜を形成した
後に前記導電膜をエッチバックする工程を付加するのが
望ましい。この際、前記導電膜をエッチバックする工程
は前記周辺回路領域に形成された導電膜が除去される時
まで実施するのが望ましい。
コン酸化窒化膜に形成して、50〜2,000オングストロー
ムの厚さで形成することが望ましい。そして、前記導電
膜はポリシリコン膜に形成して、前記導電膜を形成した
後に前記導電膜をエッチバックする工程を付加するのが
望ましい。この際、前記導電膜をエッチバックする工程
は前記周辺回路領域に形成された導電膜が除去される時
まで実施するのが望ましい。
【００１５】そして、前記化学的物理的ポリシング工程
は前記層間絶縁膜と、導電膜と、第１物質層の蝕刻選択
比が100〜200：100〜200：5〜50である条件で進行する。
この際、周辺回路領域の第１物質層をストッパとして使
用して実施するか、前記周辺回路領域の第１物質層が除
去される時まで進行することもできる。
は前記層間絶縁膜と、導電膜と、第１物質層の蝕刻選択
比が100〜200：100〜200：5〜50である条件で進行する。
この際、周辺回路領域の第１物質層をストッパとして使
用して実施するか、前記周辺回路領域の第１物質層が除
去される時まで進行することもできる。
【００１６】又、前記層間絶縁膜を形成する前に、半導
体基板上にゲート絶縁膜及びゲート電極を順次に形成す
る段階と、前記ゲート電極をマスクとして使用して前記
半導体基板にソース／ドレーンを形成する段階、及び前
記ゲート電極の側壁にスペーサを形成する段階をさらに
具備することもできる。この際、前記ゲート電極はポリ
シリコンとケイ化物を積層し形成して、前記スペーサは
シリコン窒化膜で形形成するのが望ましい。
体基板上にゲート絶縁膜及びゲート電極を順次に形成す
る段階と、前記ゲート電極をマスクとして使用して前記
半導体基板にソース／ドレーンを形成する段階、及び前
記ゲート電極の側壁にスペーサを形成する段階をさらに
具備することもできる。この際、前記ゲート電極はポリ
シリコンとケイ化物を積層し形成して、前記スペーサは
シリコン窒化膜で形形成するのが望ましい。
【００１７】本発明によると、層間絶縁膜上にCMPが抑制
できる物質を用いてストッパ層を形成することにより、
一度のCMP工程でセルアレイ領域と周辺回路領域との間
に広域平坦化をなしうる。
できる物質を用いてストッパ層を形成することにより、
一度のCMP工程でセルアレイ領域と周辺回路領域との間
に広域平坦化をなしうる。
【００１８】
【発明の実施の形態】以下、添付された図面を参照して
本発明をさらに詳細に説明する。後述する実施の形態は
色々異なる形態に変形でき、本発明の範囲が後述される
実施の形態に限られない。本発明の実施の形態は当業界
で平均的な知識を持つ者に本発明をさらに完全に説明す
るために提供されることである。本発明の実施の形態を
説明する図面において、ある層や領域の厚さは明細書の
明確性のため誇張されることであって、図面上の同一な
符号は同一な要素を称する。又、ある層が他の層又は基
板の"上部"にあると記載された場合、前記ある層が前記
他の層又は基板の上部に直接存在でき、この間に第３の
層が介在され得ることもある。
本発明をさらに詳細に説明する。後述する実施の形態は
色々異なる形態に変形でき、本発明の範囲が後述される
実施の形態に限られない。本発明の実施の形態は当業界
で平均的な知識を持つ者に本発明をさらに完全に説明す
るために提供されることである。本発明の実施の形態を
説明する図面において、ある層や領域の厚さは明細書の
明確性のため誇張されることであって、図面上の同一な
符号は同一な要素を称する。又、ある層が他の層又は基
板の"上部"にあると記載された場合、前記ある層が前記
他の層又は基板の上部に直接存在でき、この間に第３の
層が介在され得ることもある。
【００１９】図４乃至図７は本発明による広域平坦化さ
れた半導体装置の製造方法を説明するための断面図であ
る。図４を参照すれば、セルアレイ領域及び周辺回路領
域を含む半導体基板42に活性領域と非活性領域を区分す
るための素子分離膜44を通常の素子分離工程を用いて形
成する。次に、前記活性領域にゲート絶縁膜(図示せ
ず)、ゲート電極46＋48及びソース／ドレーン(図示せ
ず)より成ったトランジスタを形成する。
れた半導体装置の製造方法を説明するための断面図であ
る。図４を参照すれば、セルアレイ領域及び周辺回路領
域を含む半導体基板42に活性領域と非活性領域を区分す
るための素子分離膜44を通常の素子分離工程を用いて形
成する。次に、前記活性領域にゲート絶縁膜(図示せ
ず)、ゲート電極46＋48及びソース／ドレーン(図示せ
ず)より成ったトランジスタを形成する。
【００２０】前記ゲート電極は不純物がドープされたポ
リシリコン膜46で形成するか、素子の動作速度を上げる
ために、ポリシリコン膜46上に低抵抗の導電物質、例え
ばタングステンケイ化物(WSi)48を積層して形成するこ
ともできる。
リシリコン膜46で形成するか、素子の動作速度を上げる
ために、ポリシリコン膜46上に低抵抗の導電物質、例え
ばタングステンケイ化物(WSi)48を積層して形成するこ
ともできる。
【００２１】続いて、トランジスタが形成された前記半
導体基板上に絶縁物質、例えばシリコン窒化物を蒸着し
た後異方性蝕刻を通じて前記ゲート電極の側壁にスペー
サ50を形成する。前記スペーサ50は後続されるコンタク
トホールを自己整合的に形成するためのことである。
導体基板上に絶縁物質、例えばシリコン窒化物を蒸着し
た後異方性蝕刻を通じて前記ゲート電極の側壁にスペー
サ50を形成する。前記スペーサ50は後続されるコンタク
トホールを自己整合的に形成するためのことである。
【００２２】次に、スペーサ50が形成された前記半導体
基板の全面に平坦化しやすい絶縁物質、例えばBPSG膜を
蒸着した後、所定の温度で熱処理して層間絶縁膜52を形
成する。
基板の全面に平坦化しやすい絶縁物質、例えばBPSG膜を
蒸着した後、所定の温度で熱処理して層間絶縁膜52を形
成する。
【００２３】従来には層間絶縁膜に対する１次 CMPを考
慮して前記層間絶縁膜を厚く形成したが、本発明では周
辺回路領域のゲート電極が露出されない程度の厚さにの
み形成できる。
慮して前記層間絶縁膜を厚く形成したが、本発明では周
辺回路領域のゲート電極が露出されない程度の厚さにの
み形成できる。
【００２４】次に、前記層間絶縁膜52の全面に前記層間
絶縁膜及びポリシリコン膜を蝕刻対象物とする CMP工程
でストッパ役割をはたす物質、例えばシリコン窒化膜(Si
N)又はシリコン酸化窒化膜(SiON)を所定の厚さで蒸着し
てストッパ層54を形成する。
絶縁膜及びポリシリコン膜を蝕刻対象物とする CMP工程
でストッパ役割をはたす物質、例えばシリコン窒化膜(Si
N)又はシリコン酸化窒化膜(SiON)を所定の厚さで蒸着し
てストッパ層54を形成する。
【００２５】前記シリコン窒化膜(SiN)は低圧化学気相
蒸着(Low Pressure Chemical VaporDeposition；LPCVD)
方法で、そしてシリコン酸化窒化膜(SiON)はプラズマ化
学気相蒸着(Plasma Enhanced CVD；PECVD)又はLPCVD方
法で蒸着できて、各々50〜2,000オングストローム程度の
厚さで形成するのが望ましい。
蒸着(Low Pressure Chemical VaporDeposition；LPCVD)
方法で、そしてシリコン酸化窒化膜(SiON)はプラズマ化
学気相蒸着(Plasma Enhanced CVD；PECVD)又はLPCVD方
法で蒸着できて、各々50〜2,000オングストローム程度の
厚さで形成するのが望ましい。
【００２６】前記ストッパ層54は後続される自己整合コ
ンタクト(Self Aligned Contact;SAC)形成工程で写真工
程のマージンを増加させて、後続されるCMP工程で周辺回
路領域に対する選択的なストッパ役割をする。
ンタクト(Self Aligned Contact;SAC)形成工程で写真工
程のマージンを増加させて、後続されるCMP工程で周辺回
路領域に対する選択的なストッパ役割をする。
【００２７】図５を参照すれば、前記ストッパ層54上に
フォトレジストを塗布した後露光及び現像を実施してフ
ォトレジストパターンを形成する。このフォトレジスト
パターンをマスクとして使用してストッパ層54と層間絶
縁膜52を順次にパターニングすることにより、半導体基
板のソース又はドレーン領域(図示せず)を露出させるコ
ンタクトホール56を形成する。このSAC工程によりセルア
レイ領域にはストッパ層54が局部的に残り、周辺回路領
域には全体的に残る。
フォトレジストを塗布した後露光及び現像を実施してフ
ォトレジストパターンを形成する。このフォトレジスト
パターンをマスクとして使用してストッパ層54と層間絶
縁膜52を順次にパターニングすることにより、半導体基
板のソース又はドレーン領域(図示せず)を露出させるコ
ンタクトホール56を形成する。このSAC工程によりセルア
レイ領域にはストッパ層54が局部的に残り、周辺回路領
域には全体的に残る。
【００２８】図６を参照すれば、コンタクトホールが形
成された結果物の全面にパッドを形成するための導電物
質、例えば不純物がドープされたポリシリコン膜58を前
記コンタクトホールを充填できる程度の厚さで蒸着す
る。次に、前記ポリシリコン膜に対してエッチバックを
実施して一定深さほどリセスさせる。この際、前記ポリ
シリコン膜58に対するエッチバック工程は周辺回路領域
のポリシリコン膜が完全に除去されてストッパ層54の表
面が露出される時まで実施する。そうすれば、セルアレ
イ領域では形成しようとするパッドの厚さよりポリシリ
コン膜が厚く残る。図面で点線で表示された部分はエッ
チバックされる前のポリシリコン膜を示す。
成された結果物の全面にパッドを形成するための導電物
質、例えば不純物がドープされたポリシリコン膜58を前
記コンタクトホールを充填できる程度の厚さで蒸着す
る。次に、前記ポリシリコン膜に対してエッチバックを
実施して一定深さほどリセスさせる。この際、前記ポリ
シリコン膜58に対するエッチバック工程は周辺回路領域
のポリシリコン膜が完全に除去されてストッパ層54の表
面が露出される時まで実施する。そうすれば、セルアレ
イ領域では形成しようとするパッドの厚さよりポリシリ
コン膜が厚く残る。図面で点線で表示された部分はエッ
チバックされる前のポリシリコン膜を示す。
【００２９】図７を参照すれば、セルアレイ領域と周辺
回路領域との間に広域段差が存在する状態で、結果物に
対してCMP工程を実施する。この際、前記CMP工程は層間
絶縁膜52とポリシリコン膜58との選択比はほとんどな
く、これらとストッパ層54間の選択比は大きくする条
件、望ましくは前記層間絶縁膜52：ポリシリコン膜58：
ストッパ層54に対する選択比が 100〜200：100〜200：5
〜50の範囲になるようにする条件でCMP工程を進行す
る。
回路領域との間に広域段差が存在する状態で、結果物に
対してCMP工程を実施する。この際、前記CMP工程は層間
絶縁膜52とポリシリコン膜58との選択比はほとんどな
く、これらとストッパ層54間の選択比は大きくする条
件、望ましくは前記層間絶縁膜52：ポリシリコン膜58：
ストッパ層54に対する選択比が 100〜200：100〜200：5
〜50の範囲になるようにする条件でCMP工程を進行す
る。
【００３０】段差が高いセルアレイ領域では蝕刻率が低
いストッパ層54が相対的に狭い領域にのみ形成されてい
るので、このような条件でCMPがある程度進行されると
ストッパ層54が除去されて、この後CMPがさらに早く進
行される。CMPがある程度進行されると、セルアレイ領
域のストッパ層と周辺回路領域のストッパ層が合うが、
周辺回路領域にはストッパ層が広い領域にかけて形成さ
れているので、ストッパ層の表面が露出されるとCMPが
終了されながら全体的に広域平坦化が成る。
いストッパ層54が相対的に狭い領域にのみ形成されてい
るので、このような条件でCMPがある程度進行されると
ストッパ層54が除去されて、この後CMPがさらに早く進
行される。CMPがある程度進行されると、セルアレイ領
域のストッパ層と周辺回路領域のストッパ層が合うが、
周辺回路領域にはストッパ層が広い領域にかけて形成さ
れているので、ストッパ層の表面が露出されるとCMPが
終了されながら全体的に広域平坦化が成る。
【００３１】前記CMP工程を継続進行させて周辺回路領
域のストッパ層を完全に除去することもできる。
域のストッパ層を完全に除去することもできる。
【００３２】
【発明の効果】前述した本発明による広域平坦化された
半導体装置の製造方法によると、セルアレイ領域と周辺
回路領域との間に広域段差が存在して CMPを用いてこの
段差を除去して広域平坦化を成そうとする時、層間絶縁
膜上に CMPが抑制できるストッパ層を形成する。このス
トッパ層を形成した状態で SAC工程を進行して、パッド
用導電層を形成した後、層間絶縁膜と導電層の選択比は
ほとんどなくてこれとストッパ層との間に選択比は大き
くする条件で CMPを実施する。こうすると、ストッパ層
が周辺回路領域に対するCMP進行率を落として一回のCMP
のみでセルアレイ領域と周辺回路領域との間に広域平坦
化をなしうる。従って、従来の二回のCMP工程を一度に
具現できるので工程を単純化して生産性を向上させ得
て、CMPの時発生するマイクロスクラッチによるいろい
ろな欠陥の発生を減らし得る。
半導体装置の製造方法によると、セルアレイ領域と周辺
回路領域との間に広域段差が存在して CMPを用いてこの
段差を除去して広域平坦化を成そうとする時、層間絶縁
膜上に CMPが抑制できるストッパ層を形成する。このス
トッパ層を形成した状態で SAC工程を進行して、パッド
用導電層を形成した後、層間絶縁膜と導電層の選択比は
ほとんどなくてこれとストッパ層との間に選択比は大き
くする条件で CMPを実施する。こうすると、ストッパ層
が周辺回路領域に対するCMP進行率を落として一回のCMP
のみでセルアレイ領域と周辺回路領域との間に広域平坦
化をなしうる。従って、従来の二回のCMP工程を一度に
具現できるので工程を単純化して生産性を向上させ得
て、CMPの時発生するマイクロスクラッチによるいろい
ろな欠陥の発生を減らし得る。
【図１】 従来のセルアレイ領域と周辺回路領域を平坦
化するための方法を示し、層間絶縁膜を平坦化した状態
を説明する断面図である。
化するための方法を示し、層間絶縁膜を平坦化した状態
を説明する断面図である。
【図２】 図１に続いて、コンタクトホールを形成した
状態を説明する断面図である。
状態を説明する断面図である。
【図３】 図２に続いて、導電性パッドを形成した状態
を説明する断面図である。
を説明する断面図である。
【図４】 本発明による広域平坦化された半導体装置の
製造方法を示し、ストッパ層を形成した状態を説明する
ための断面図である。
製造方法を示し、ストッパ層を形成した状態を説明する
ための断面図である。
【図５】 図４に続いて、コンタクトホールを形成した
状態を説明するための断面図である。
状態を説明するための断面図である。
【図６】 図５に続いて、ポリシリコン膜をエッチバッ
クした状態を説明するための断面図である。
クした状態を説明するための断面図である。
【図７】 図６に続いて、広域平坦化がなされた状態を
説明するための断面図である。
説明するための断面図である。
2,42 半導体基板 4,44 素子分離膜 6＋8,46＋48 ゲート電極 10,50 スペーサ 12,52 層間絶縁膜 14,56 コンタクトホール 16 パッド 46,58 ポリシリコン膜 48 タングステンケイ化物 54 ストッパ層
Claims (13)
- 【請求項１】 セルアレイ領域と周辺回路領域との間に
広域段差が形成されている半導体基板の全面に層間絶縁
膜を形成する段階と、 前記層間絶縁膜上にストッパとして作用する第１物質層
を形成する段階と、 前記第１物質層及び層間絶縁膜をパターニングして、前
記セルアレイ領域の半導体基板を部分的に露出させるコ
ンタクトホールを形成する段階と、 コンタクトホールが形成された前記半導体基板の全面に
導電膜を形成する段階と、 導電膜が形成された前記半導体基板に対して化学−物理
的なポリシングを実施して前記セルアレイ領域と周辺回
路領域との間に広域平坦化を成す段階とを備えることを
特徴とする広域平坦化された半導体装置の製造方法。 - 【請求項２】 前記層間絶縁膜を形成する段階は、 セルアレイ領域と周辺回路領域との間に広域段差が形成
されている半導体基板の全面に流れ性がある絶縁膜を蒸
着する段階と、 前記絶縁膜を所定の温度で熱処理してフローさせる段階
より成ることを特徴とする請求項１に記載の広域平坦化
された半導体装置の製造方法。 - 【請求項３】 前記層間絶縁膜はボロン−インを含有し
た酸化膜で形成することを特徴とする請求項２に記載の
広域平坦化された半導体装置の製造方法。 - 【請求項４】 前記第１物質層は、 シリコン窒化膜又はシリコン酸化窒化膜で形成すること
を特徴とする請求項１に記載の広域平坦化された半導体
装置の製造方法。 - 【請求項５】 前記第１物質層は 50〜2,000オングスト
ロームの厚さで形成することを特徴とする請求項４に記
載の広域平坦化された半導体装置の製造方法。 - 【請求項６】 前記導電膜はポリシリコン膜で形成する
ことを特徴とする請求項１に記載の広域平坦化された半
導体装置の製造方法。 - 【請求項７】 前記導電膜を形成する段階後に前記導電
膜をエッチバックする段階を付加することを特徴とする
請求項１に記載の広域平坦化された半導体装置の製造方
法。 - 【請求項８】 前記導電膜をエッチバックする段階は、 前記周辺回路領域に形成された導電膜が除去される時ま
で実施することを特徴とする請求項７に記載の広域平坦
化された半導体装置の製造方法。 - 【請求項９】 前記化学的物理的ポリシング工程は前記
層間絶縁膜：導電膜：第１物質層の蝕刻選択比が100〜2
00：100〜200：5〜50である条件に進行することを特徴
とする請求項１に記載の広域平坦化された半導体装置の
製造方法。 - 【請求項１０】 前記化学的物理的ポリシング工程は周
辺回路領域の第１物質層をストッパとして使用して実施
することを特徴とする請求項１に記載の広域平坦化され
た半導体装置の製造方法。 - 【請求項１１】 前記化学的物理的ポリシング工程は前
記周辺回路領域の第１物質層が除去される時まで進行す
ることを特徴とする請求項１に記載の広域平坦化された
半導体装置の製造方法。 - 【請求項１２】 前記層間絶縁膜を形成する段階の前
に、 半導体基板上にゲート絶縁膜及びゲート電極を順次に形
成する段階と、 前記ゲート電極をマスクとして使用して前記半導体基板
にソース／ドレーンを形成する段階と、 前記ゲート電極の側壁にスペーサを形成する段階とをさ
らに備えることを特徴とする請求項１に記載の広域平坦
化された半導体装置の製造方法。 - 【請求項１３】 前記ゲート電極はポリシリコンとケイ
化物を積層し形成して、 前記スペーサはシリコン窒化膜で形成することを特徴と
する請求項12に記載の広域平坦化された半導体装置の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19987904 | 1998-03-10 | ||
| KR1019980007904A KR100281892B1 (ko) | 1998-03-10 | 1998-03-10 | 광역평탄화된반도체장치의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312679A true JPH11312679A (ja) | 1999-11-09 |
| JP4306852B2 JP4306852B2 (ja) | 2009-08-05 |
Family
ID=19534526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00459999A Expired - Fee Related JP4306852B2 (ja) | 1998-03-10 | 1999-01-11 | 広域平坦化された半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6335285B1 (ja) |
| JP (1) | JP4306852B2 (ja) |
| KR (1) | KR100281892B1 (ja) |
| TW (1) | TW434725B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336793B1 (ko) * | 2000-07-20 | 2002-05-16 | 박종섭 | 반도체소자의 제조방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100519515B1 (ko) * | 1999-07-02 | 2005-10-07 | 주식회사 하이닉스반도체 | 반도체장치의 비트라인 형성 방법 |
| KR100390039B1 (ko) * | 2000-09-04 | 2003-07-04 | 주식회사 하이닉스반도체 | 자기정렬 콘택 제조방법 |
| KR100382541B1 (ko) * | 2000-09-21 | 2003-05-01 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
| US6465364B2 (en) * | 2001-01-19 | 2002-10-15 | United Microelectronics Corp. | Method for fabrication of a contact plug in an embedded memory |
| US6627551B2 (en) * | 2001-06-06 | 2003-09-30 | United Microelectronics Corp. | Method for avoiding microscratch in interlevel dielectric layer chemical mechanical polishing process |
| KR100843869B1 (ko) * | 2002-06-29 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100906641B1 (ko) * | 2002-12-27 | 2009-07-07 | 주식회사 하이닉스반도체 | 랜딩플러그를 구비하는 반도체 소자의 제조 방법 |
| JP2004221234A (ja) * | 2003-01-14 | 2004-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100596834B1 (ko) | 2003-12-24 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체소자의 폴리실리콘 플러그 형성방법 |
| KR20080061022A (ko) * | 2006-12-27 | 2008-07-02 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 제조 방법 |
| KR101603508B1 (ko) * | 2014-02-11 | 2016-03-15 | 연세대학교 산학협력단 | Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법 |
| KR102524612B1 (ko) | 2017-09-19 | 2023-04-24 | 삼성전자주식회사 | 정보 저장 소자 및 그 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3623834B2 (ja) * | 1995-01-31 | 2005-02-23 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US5943581A (en) * | 1997-11-05 | 1999-08-24 | Vanguard International Semiconductor Corporation | Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits |
| US6010933A (en) * | 1998-07-17 | 2000-01-04 | Vanguard International Semiconductor | Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices |
-
1998
- 1998-03-10 KR KR1019980007904A patent/KR100281892B1/ko not_active IP Right Cessation
- 1998-11-26 TW TW087119483A patent/TW434725B/zh not_active IP Right Cessation
-
1999
- 1999-01-11 JP JP00459999A patent/JP4306852B2/ja not_active Expired - Fee Related
- 1999-03-02 US US09/260,804 patent/US6335285B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336793B1 (ko) * | 2000-07-20 | 2002-05-16 | 박종섭 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4306852B2 (ja) | 2009-08-05 |
| TW434725B (en) | 2001-05-16 |
| US6335285B1 (en) | 2002-01-01 |
| KR100281892B1 (ko) | 2001-03-02 |
| KR19990074360A (ko) | 1999-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5578524A (en) | Fabrication process of a semiconductor device with a wiring structure | |
| JP4040781B2 (ja) | 半導体装置の自己整列コンタクト形成方法 | |
| JP4711658B2 (ja) | 微細なパターンを有する半導体装置の製造方法 | |
| JP4306852B2 (ja) | 広域平坦化された半導体装置の製造方法 | |
| JPH10116905A (ja) | 半導体装置の製造方法 | |
| US6808975B2 (en) | Method for forming a self-aligned contact hole in a semiconductor device | |
| US5981376A (en) | Method of forming viahole | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| KR100252039B1 (ko) | 자기정렬 콘택홀 형성방법 | |
| US6680254B2 (en) | Method of fabricating bit line and bit line contact plug of a memory cell | |
| JP2001077189A (ja) | 半導体装置の製造方法 | |
| JP2000269333A (ja) | 半導体装置及びその製造方法 | |
| JPH11204751A (ja) | 半導体装置の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPH08288295A (ja) | 半導体装置の製造方法 | |
| KR0151047B1 (ko) | 반도체 장치의 비트라인 형성방법 | |
| JP4033728B2 (ja) | コンタクトホール形成方法 | |
| KR100702837B1 (ko) | 반도체소자 제조방법 | |
| KR19980026089A (ko) | 반도체 소자의 자기정합 콘택홀 형성방법 | |
| JPH06188242A (ja) | 半導体装置とその製造方法 | |
| KR20040086691A (ko) | 반도체소자의 제조방법 | |
| JP2000340647A (ja) | 基板の素子分離方法、半導体装置の製造方法及び半導体装置 | |
| JPH05167013A (ja) | トレンチの形成方法およびそのトレンチを用いた裏面配線の形成方法 | |
| KR20040110658A (ko) | 반도체 제조방법 | |
| JPH08316308A (ja) | 半導体装置のコンタクト部の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050620 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071003 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090331 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |