KR20010091085A - 자기 정렬 콘택홀 제조 방법 - Google Patents

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Abstract

반도체 소자의 자기 정렬 콘택홀 제조 방법을 개시한다. 본 발명의 일 관점은 반도체 기판 상에 게이트 절연층을 개재하는 게이트 패턴을 형성한다. 게이트 패턴들 간의 간격을 메우는 제1절연층 패턴을 형성한다. 게이트 패턴을 식각 마스크로 이용하는 자기 정렬 방식으로 제1절연층 패턴의 일부를 식각하여 제1콘택홀을 형성한다. 제1콘택홀의 측벽에 스페이서를 형성하고, 상기 제1콘택홀을 채우는 도전성 실리콘층의 제1플러그를 형성한다. 스페이서의 상측 부위가 제1플러그 및 게이트 패턴의 표면보다 높게 돌출되도록 제1플러그 및 게이트 패턴을 상측 표면으로부터 일정 두께 부분 에치 백(partial etch back)한다. 적어도 돌출되는 스페이서들 간의 간격을 메우고, 스페이서들 간의 간격을 메우는 부분의 두께가 게이트 패턴 상에 형성된 부분 보다 두꺼운 도전성 실리콘층의 제2플러그층 형성한다. 제2플러그층을 표면으로부터 전체적으로 균일한 두께만 에치 백하여 게이트 패턴에 인접하는 스페이서의 측면 및 제1절연층 패턴의 측면이 노출되도록 하고 제1플러그에 연결되는 제2플러그를 형성한다. 제2플러그의 상측 표면을 노출하고 게이트 패턴을 차폐하여 보호하는 캐핑(capping) 보호층 패턴을 형성한다. 캐핑 보호층 패턴 상에 적어도 제2플러그의 상측 표면을 노출하는 제2콘택홀을 가지는 제2절연층 패턴을 형성한다.

Description

자기 정렬 콘택홀 제조 방법{Method for manufacturing self aligned contact hole}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 사진 식각 공정을 수행할 때 중첩 마진(overlay margin) 확보가 증대된 자기 정렬 콘택홀(Self Aligned Contact hole;이하 "SAC"이라 한다) 제조 방법에 관한 것이다.
반도체 소자의 미세화가 진행됨에 따라 이를 구현하는 공정의 난이도가 높아지고 있다. 특히, 미세 패턴을 형성할 때 이용되는 사진 식각 공정에서 중첩 마진이 협소해짐에 따라, 미세 콘택 공정을 수행하기가 어려워지고 있다. 중첩 마진을 보다 확보하기 위한 대안으로 SAC 공정이 제시되고 있다.
SAC 공정은 서로 다른 두 가지 종류의 절연층들을 도입하고 이러한 절연층들 간에 얻어지는 식각 선택비를 이용하여 콘택홀을 형성하고 있다. 이러한 SAC 공정은 사진 식각 공정 시 중첩 마진을 보다 더 확보할 수 있는 이점을 가진다. 그러나, 반도체 소자의 고집적화가 심화됨에 따라, 요구되는 콘택홀의 종횡비(aspect ratio)가 급격히 증가하고 있다. 이에 따라, SAC 공정에 이용되는 두 종류의 절연층들간에 얻어지는 건식 식각 선택비를 보다 더 증대시키는 것이 요구되고 있다.
일반적으로, SAC 공정에서 상기한 두 절연층들로 산화 실리콘층(SiO2layer)과 질화 실리콘층(Si3N4layer)의 조합이 이용되고 있다. 상세하게는 산화 실리콘층을 건식 식각할 때, 스페이서(spacer) 및 식각 마스크(etch mask)로 질화 실리콘층을 이용한다. 그런데, 통상적으로 얻을 수 있는 SiO2/Si3N4의 건식 식각 선택비는 대략 5:1 정도에 불과한데 반해, 실질적으로 안정된 반도체 소자의 가공에 요구되는 건식 식각 선택비는 대략 20:1 정도로 높다.
이를 해결하기 위해서, 건식 식각 공정 자체에서 보다 높은 SiO2/Si3N4의 식각 선택비를 얻는 방법이 연구되고 있다. 예를 들어, 건식 식각이 이루어지는 챔버(chamber) 벽을 가열(heating)하여, 에천트(etchant)로 도입되는 플라즈마(plasma) 내의 CFX래디컬(radical)의 농도를 증가시키려는 시도가 알려져 있다. 또한, 높은 C/F 비를 갖는 새로운 불화 탄소계 가스로서 C4F8, C5F8또는 C3F6등을 사용하는 건식 식각 공정의 개발 시도가 알려져 있다. 그리고, 낮은 전자 온도(low electron temperature)를 갖는 새로운 플라즈마 소오스를 개발하여 플라즈마 내부에서 지나친 해리에 의한 과도한 F 래디컬의 발생을 억제하려는 시도가 알려져 있다. 그러나, 현 시점에서 이러한 새로운 건식 식각 공정은 아직까지 대략 10:1 정도의 SiO2/Si3N4의 건식 식각 선택비를 얻는 데 불과하다고 알려져 있다.
본 발명이 이루고자 하는 기술적 과제는, 자기 정렬 콘택홀 공정을 수행할 때 사용되는 서로 다른 종류의 절연층들 간의 식각 선택비 정도에 대한 자기 정렬 콘택홀 공정의 의존도를 낮출 수 있어, 반도체 소자 가공에 요구되는 공정 안정성을 확보할 수 있는 자기 정렬 콘택홀 제조 방법을 제공하는 데 있다.
도 1은 본 발명의 제1실시예에 의한 반도체 소자의 자기 정렬 콘택홀 제조 방법을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 2 내지 도 11은 본 발명의 제1실시예에 의한 반도체 소자의 자기 정렬 콘택홀 제조 방법을 설명하기 위해서 공정 단계에 따라 도 1의 X-X' 절단선을 따라 개략적으로 도시한 단면도들이다.
도 12는 본 발명의 제2실시예에 의한 반도체 소자의 자기 정렬 콘택홀 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
<도면의 주요 부호에 대한 간략한 설명>
100; 반도체 기판; 200; 게이트 절연층,
300; 게이트 패턴; 400; 제1절연층 패턴,
405; 제1콘택홀, 455; 제2콘택홀,
600; 스페이서, 650; 캐핑 보호층 패턴,
710; 제1플러그, 730; 제2플러그,
800; 금속 실리사이드층.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 게이트 절연층을 개재하는 복수의 게이트 패턴을 형성한다. 상기 게이트 패턴은 바람직하게는 도전성 다결정질 실리콘으로 이루어진다.
상기 게이트 패턴들 간의 간격을 메우며 상기 게이트 패턴들의 상측 표면을 노출하는 제1절연층 패턴을 형성한다. 상기 제1절연층 패턴은 바람직하게는 산화 실리콘으로 이루어진다. 자기 정렬 방식으로 상기 제1절연층 패턴을 선택적으로 식각하여 상기 반도체 기판을 노출하는 제1콘택홀을 형성한다.
상기 제1콘택홀의 측벽에 스페이서를 형성한다. 상기 스페이서는 바람직하게 질화 실리콘으로 이루어진다. 상기 스페이서의 상측 표면을 노출하며 상기 제1콘택홀을 채우는 도전성 실리콘층의 제1플러그를 형성한다. 상기 스페이서의 상측 부위가 상기 제1플러그 및 상기 게이트 패턴의 표면보다 높게 돌출되도록 상기 제1절연층 패턴 및 상기 스페이서의 상측 표면을 식각 마스크로 이용하여 상기 제1플러그 및 상기 게이트 패턴을 상측 표면으로부터 일정 두께만 부분 에치 백한다.
상기 제1플러그 및 상기 게이트 패턴 상에 적어도 상기 돌출되는 스페이서들 간의 간격을 메우고, 스페이서들 간의 간격을 메우는 부분의 두께가 상기 게이트 패턴 상에 형성된 부분 보다 두꺼운 도전성 실리콘층의 제2플러그층 형성한다. 상기 제2플러그층을 표면으로부터 전체적으로 균일한 두께만 에치 백하여 상기 게이트 패턴에 인접하는 상기 스페이서의 측면 및 상기 제1절연층 패턴의 측면이 노출되도록 하고 상기 제2플러그층의 상기 스페이서들 간의 간격을 메우는 부분을 분리하여 상기 제1플러그에 연결되는 제2플러그를 형성한다. 이때, 상기한 에치 백은 습식 식각으로 수행된다.
제2플러그를 형성한 후, 상기 게이트 패턴 상측 표면에 선택적으로 금속 실리사이드층을 더 형성할 수 있다. 이때, 금속 실리사이드층은 상기 제2플러그의 표면에도 선택적으로 함께 형성될 수 있다.
상기 제2플러그의 상측 표면을 노출하고 적어도 상기 제1절연층 패턴과 상기 스페이서 간의 간격을 메우며 상기 스페이서에 연결되어 상기 게이트 패턴을 차폐하여 보호하는 캐핑 보호층 패턴을 형성한다. 상기 캐핑 보호층 패턴 상에 적어도 상기 제2플러그의 상측 표면을 노출하는 제2콘택홀을 가지는 제2절연층 패턴을 형성한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예에서는, SAC 공정에 도입되는 두 종류의 다른 절연층들 간에 얻어지는 건식 식각 선택비, 예컨대, SiO2/Si3N4의 건식 식각 선택비에 실질적으로 크게 의존하지 않는 새로운 SAC 공정을 제시한다. 이에 따라, 건식 식각 공정으로 얻어지는 건식 식각 선택비가 실제 SAC 공정에서 바람직하게 요구되는 수준에 비해 낮은 데 따른 SAC 공정의 제한을 극복할 수 있다. 새로운 SAC 공정은 일반적인 건식 식각 공정에서 높은 식각 선택비를 나타내는 것으로 알려진 Si/SiO2조합을 이용하여 콘택홀을 형성하는 것을 제시한다. 보다 상세하게는, 도면들을 인용하는 구체적인 실시예들로 본 발명을 설명한다.
도 1 내지 도 11은 본 발명의 제1실시예에 의한 반도체 소자의 자기 정렬 콘택홀(SAC) 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다. 도 1은 본 발명의 제1실시예에 의해서 제조된 콘택홀을 개략적으로 도시한 평면도이고, 도 2 내지 도 11은 본 발명의 제1실시예에 의한 반도체 소자의 자기 정렬 콘택홀 제조 방법을 설명하기 위해서 공정 단계에 따라 도 1의 X-X' 절단선을 따라 개략적으로 도시한 단면도들이다.
도 2는 반도체 기판(100) 상에 게이트 패턴(300) 및 제1절연층 패턴(400)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100)의 활성 영역(active area) 상에 게이트 절연층(200)을 형성한다. 이후에, 반도체 기판(100)의 게이트 절연층(200) 상에 도전층을 형성한 후 사진 식각 공정을 수행하여 게이트 패턴(300)을 형성한다. 게이트 패턴(300)은 다양한 도전성 물질로 형성될 수 있으나, 불순물이 도핑(doping)되어 도전성이 부여된 도전성 다결정질 실리콘으로 형성되는 것이 바람직하다.
이러한 게이트 패턴(300)은 반도체 소자 설계상 요구되는 두께 보다 두꺼운초기 두께로 형성되는 것이 바람직하다. 이는, 이러한 게이트 패턴(300)의 표면으로부터 일정 두께를 식각 제거하여 게이트 패턴(300)의 두께를 감소시키는 공정이 후속 공정으로 수반되기 때문이다. 따라서, 후속의 게이트 패턴(300)의 두께를 감소시키는 공정에서 제거될 두께를 고려하여 이러한 게이트 패턴(300)의 두께를 설정한다.
게이트 패턴(300)은 길게 라인형(line type)으로 복수 개가 형성될 수 있다. 이러한 라인형의 게이트 패턴(300) 간의 반도체 기판(100)의 일부를 도 1에 도시된 바와 같이 형성되는 콘택홀들(405, 455)이 노출하게 된다. 이러한 콘택홀들(405, 455)은 상기한 게이트 패턴(300)을 포함하는 트랜지스터(transistor) 구조에서 비트 라인(bit line)과 같은 배선을 형성하기 위해서 형성된다.
한편, 게이트 패턴(300) 간의 간격은 반도체 소자의 디자인 룰(design rule)이 감소함에 따라 극심하게 감소되고 있다. 따라서, 통상의 SAC 공정을 적용하는 것은 앞서 기술한 바와 같이 점점 어려워지고 있다. 그러나, 본 발명의 실시예에서는 이러한 디자인 룰의 감소를 극복할 수 있는 새로운 SAC 방법을 제시한다.
먼저, 상기한 바와 같이 복수개로 형성된 게이트 패턴(300) 간의 사이를 메우는 제1절연층 패턴(400)을 게이트 패턴(300)들 간을 절연시킬 목적으로 형성한다. 예컨대, 게이트 패턴(300) 상에 적어도 상기 게이트 패턴(300)들 간의 간격을 완전히 메우는 제1절연층을 산화 실리콘층으로 형성한다. 이러한 제1절연층은, 상기한 바와 같이 감소된 디자인 룰에 따라 매우 간격이 좁아진 게이트 패턴(300) 간의 간격을 충분히 채울 수 있을 정도로 단차 도포성(step coverage)이 우수한 절연물질로 형성되는 것이 바람직하다. 예를 들어, SOG(Spin On Glass), FOX(Flowable OXide) 또는 BPSG(BoroPhophoSilicate Glass) 등과 같이 유동성이 풍부한 산화 실리콘 절연 물질로 형성될 수 있다. 또는, 이러한 유동성이 풍부한 절연 물질로 이루어지는 절연층을 먼저 얇게 증착하여 단차를 완화한 후, CVD(Chemical Vapour Deposition) 산화층 또는 PE(Plasma Enhanced) 산화층을 증착한 다중층을 상기한 제1절연층으로 이용할 수 있다.
이후에, 제1절연층의 전면(前面)을 평탄화하여 게이트 패턴(300)의 표면을 노출시킨다. 이러한 평탄화는 다양한 평탄화 방법으로 수행될 수 있으나, 화학 기계적 연마(Chemical Mechanical Polishing;이하 "CMP"라 한다)로 수행되는 것이 바람직하다. 이러한 CMP를 게이트 패턴(300)의 표면이 노출되도록 수행하면, 게이트 패턴(300) 간의 간격을 채우는 제1절연층 패턴(400)이 형성된다.
도 3은 게이트 패턴(300)들 간의 반도체 기판(100)을 노출하는 제1콘택홀(405)을 제1절연층 패턴(400)에 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연층 패턴(400) 및 게이트 패턴(300) 상에 제1절연층 패턴(400)의 일부를 선택적으로 노출하는 포토레지스트 패턴(500)을 형성한다. 이러한 포토레지스트 패턴(500)은 제1절연층 패턴(400)의 일부를 선택적으로 식각하는 데 식각 마스크로 이용된다. 이때, 포토레지스트 패턴(500)은 게이트 패턴(300)의 일부를 노출하도록 형성할 수 있다. 즉, 포토레지스트 패턴(500)에 의해서 노출되는 부분의 크기는 게이트 패턴(300)들 간의 간격보다 크게 설정될 수 있다. 이에 따라, 상기한 포토레지스트 패턴(500)을 형성하는 데 사진 공정 마진을 보다 더 확보할 수 있다.
상기한 포토레지스트 패턴(500)은 식각 마스크로 사용하여 제1절연층 패턴(400)의 일부를 선택적으로 식각하여, 하부의 반도체 기판(100)을 노출하는 제1콘택홀(405)을 형성한다. 이때, 상기한 바와 같이 포토레지스트 패턴(500)이 게이트 패턴(300)의 일부를 노출하고 있으므로, 게이트 패턴(300) 또한 제1절연층 패턴(400)을 선택적으로 식각하는 식각 마스크로 이용된다. 즉, 제1콘택홀(405)은 상기한 바와 같은 포토레지스트 패턴(500) 및 게이트 패턴(300)을 식각 마스크로 이용하는 자기 정렬 식각 방식으로 형성된다.
게이트 패턴(300)은 상술한 바와 같이 바람직하게는 다결정질 실리콘으로 이루어져 있고, 식각 대상인 제1절연층 패턴(400)은 상술한 바와 같이 바람직하게는 산화 실리콘으로 이루어져 있다. 다결정질 실리콘과 산화 실리콘은 일반적인 건식 식각 공정, 예컨대, 사불화 탄소 가스(CF4)와 같은 불화 탄소계 가스를 포함하는 소오스(source)로부터 여기되는 플라즈마(plasma)를 에천트(etchant)로 이용하는 건식 식각 공정에서, 대략 1:10 정도의 식각 선택비를 얻을 수 있다고 알려져 있다. 따라서, 포토레지스트 패턴(500)에 의해서 노출되는 게이트 패턴(300)이 제1절연층 패턴(400)을 선택적으로 식각하는 데 식각 마스크로 충분히 작용할 수 있다. 이는 제1콘택홀(405)의 깊이가 게이트 패턴(300)의 두께 정도에 불과하여 매우 높은 식각 선택비 조건이 요구되지 않음에 기인한다.
상술한 바와 같이 형성되는 제1콘택홀(405)은 절연층 패턴(400)의 노출되는 측면 및 노출되는 게이트 패턴(300)의 측면으로 이루어지는 측벽을 가지게 된다.
도 4는 제1콘택홀(405)의 측벽에 스페이서(spacer;600)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1콘택홀(405)이 형성된 결과물 상에 절연층을 얇게 형성한 후, 이방성 식각하여 제1콘택홀(405)의 측벽만을 선택적으로 덮는 스페이서(600)를 형성한다. 스페이서(600)는 게이트 패턴(300)의 측벽을 덮어 차폐하는 역할을 한다. 이러한 스페이서(600)는 게이트 패턴(300)을 이루는 다결정질 실리콘과 우수한 식각 선택비를 나타낼 수 있는 절연 물질로 형성되는 것이 바람직하다. 예컨대, 질화 실리콘은 실리콘과 매우 우수한 식각 선택비를 가지는 것으로 알려져 있으므로, 스페이서(600)는 질화 실리콘으로 이루어지는 것이 바람직하다.
도 5는 제1콘택홀(405)을 채우는 제1플러그(first plug;710)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 스페이서(600)가 형성된 결과물 상에, 적어도 제1콘택홀(405)을 완전히 메우는 도전층을 형성한다. 이후에, 도전층을 CMP 등으로 평탄화한다. 이때, 평탄화는 적어도 도전층 하부의 제1절연층 패턴(400)의 상측 표면 및 스페이서(600)의 상측 표면이 노출되도록 진행한다. 이에 따라, 제1콘택홀(405)만을 선택적으로 채우는 도전성 제1플러그(710)가 형성된다.
이와 같은 제1플러그(710)는 게이트 패턴(300)과 유사한 건식 식각율을 나타낼 수 있는 도전 물질로 형성되는 것이 바람직하다. 예를 들어, 게이트 패턴(300)이 상기한 바와 같이 바람직하게 도전성 다결정질 실리콘으로 이루어질 경우, 제1플러그(710) 또한 도전성 다결정질 실리콘으로 형성되는 것이 바람직하다.
도 6은 게이트 패턴(300) 및 제1플러그(710)를 상측 표면으로부터 일정 두께 식각하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연층 패턴(400) 및 스페이서(600)를 식각 마스크로 이용하여, 게이트 패턴(300) 및 제1플러그(710)의 상측 표면을 선택적으로 에치 백(etch back)한다. 이때, 게이트 패턴(300) 및 제1플러그(700)는 바람직하게는 다결정질 실리콘으로 이루어져 있으므로, 일반적인 다결정질 실리콘 에치 백 공정을 적용하는 것이 바람직하다.
예를 들어, 사불화 탄소 가스와 같은 불화 탄소계 가스를 포함하는 소오스로부터 여기되는 플라즈마를 에천트로 이용하는 이방성 건식 식각 공정을 상기한 선택적 에치 백 공정에 이용한다. 식각 마스크로 작용하는 제1절연층 패턴(400) 및 스페이서(600)는 바람직하게는 질화 실리콘으로 이루어져 있으므로, 앞서 기술한 바와 같이 이러한 건식 식각 공정은 바람직하게는 다결정질 실리콘으로 이루어진 게이트 패턴(300) 및 제1플러그(710)를 선택적으로 에치 백할 수 있다.
이러한 에치 백 공정에 의해서, 게이트 패턴(300)과 제1플러그(710)는 상측 표면에서부터 일정 두께만 식각되어 제거될 수 있다. 즉, 타임 에치(time etch)를 적용하는 부분 에치 백(partial etch back) 공정을 이용한다. 이때, 게이트 패턴(300)과 제1플러그(710)가 바람직하게 도전성 다결정질 실리콘으로 이루어질 경우, 게이트 패턴(300)에서 제거되는 식각양은 제1플러그(710)에서 제거되는 식각양과 실질적으로 대등하게 된다.
따라서, 게이트 패턴(300) 및 제1플러그(710)의 상측 표면은 제1절연층패턴(300) 및 스페이서(600)의 상측 표면에 비해 낮아지게 된다. 즉, 게이트 패턴(300)의 표면이 제1절연층 패턴(300) 및 스페이서(600)의 상측 표면에 대해서 일정 깊이로 리세스(recess)된다. 이는 제1플러그(710)에 대해서도 마찬가지이다. 이에 따라, 게이트 패턴(300) 및 제1플러그(700)의 표면에 대해서 스페이서(600)는 돌출되게 된다.
도 7은 제1플러그(710) 상에 스페이서(600) 간의 간격을 적어도 메우는 도전성 제2플러그층(730)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상술한 바와 같이 게이트 패턴(300) 및 제1플러그(600)를 선택적으로 부분 에치 백한 결과물 상에 도전성 제2플러그층(730)을 형성한다. 제2플러그층(730)은 상기한 부분 에치 백한 결과에 의해 발생하는 제1플러그(710) 상의 스페이서(600)간의 간격을 적어도 메우는 두께로 형성되는 것이 바람직하다. 이와 같은 제2플러그층(730)은 일반적인 증착 방법으로 형성될 수 있다. 예를 들어, 스퍼터링(sputtering) 또는 화학 기상 증착법(Chemical Vapor Deposition)과 같은 증착 방법으로 도전 물질을 증착하여 형성될 수 있다. 제1플러그(710)를 바람직하게 이루는 도전성 다결정질 실리콘을 증착하여 상기한 제2플러그층(730)을 형성하는 것이 바람직하다.
이러한 제2플러그층(730)은 증착시 상기한 부분 에치 백에 의해서 형성된 결과물의 형상 구조적인 환경 조건에 영향을 받아 그 두께가 부분적으로 달라진다. 즉, 상대적으로 보다 좁은 면적 영역에 해당하는 제1플러그(710)가 위치하는 부분에 증착된 부분의 두께(13)는 상대적으로 보다 넓은 면적 영역에 해당하는 게이트패턴(300)이 위치하는 부분에 증착된 부분의 두께(11)에 비해 두꺼운 두께를 나타내게 된다. 이러한 현상은 일반적인 물질의 증착 특성으로 알려져 있다.
도 8은 제2플러그층(730)층을 표면으로부터 일정한 두께를 제거하는 단계를 개략적으로 나타낸다.
구체적으로, 제2플러그층(730)을 표면으로부터 일정한 두께만 에치 백하여 제거한다. 에치 백은 제2플러그층(730)의 전체 표면에 대해서 균일한 두께만큼만 제거되도록 수행되는 것이 바람직하다. 예컨대, 제2플러그층(730)이 바람직하게 다결정질 실리콘으로 이루어질 경우, 일반적인 다결정질 실리콘에 대한 습식 식각 방법으로 제2플러그층(730)을 표면으로부터 에치 백한다.
일반적으로 습식 식각 방법은 물질층을 물질층의 형상 구조적인 형태에 무관하게 전체적으로 균일한 두께만큼만 식각하는 특성을 나타낸다고 알려져 있다. 즉, 습식 식각 방법은 등방성 식각 특성을 나타낸다. 따라서, 습식 식각 방법을 사용할 경우, 제1플러그층(710)이 위치하는 부분에 증착된 제2플러그층(730)의 일부분과 게이트 패턴(730)이 위치하는 부분에 증착된 제2플러그층(730)의 다른 부분에서 동일한 식각양을 얻을 수 있다.
이러한 습식 식각 공정에 의한 에치 백은 적어도 스페이서(600)의 상측 부위가 노출되도록 수행되는 것이 바람직하다. 또한, 이러한 에치 백은 제2플러그층(730) 하부의 제1절연층 패턴(400)의 상측 표면을 노출하도록 수행되는 것이 바람직하다.
한편, 제1절연층 패턴(400)이 위치하는 영역은 실질적으로 넓은 면적 영역에해당되므로, 제2플러그층(730)의 제1절연층 패턴(400) 상에 증착된 부분의 두께는 실질적으로 제2플러그층(730)의 게이트 패턴(300) 상에 증착된 부분의 두께(11)와 적어도 대등하게 된다. 따라서, 상기한 바와 같이 제1절연층 패턴(400)의 상측 표면이 노출되도록 제2플러그층(730)을 습식 식각하면, 게이트 패턴(300) 상에 증착된 제2플러그층(730) 부분은 모두 제거될 수 있다.
더하여, 이러한 습식 식각 공정에 의해서 하부의 게이트 패턴(300) 또한 노출되어 일부 식각될 수 있다. 이때, 게이트 패턴(300)의 에지(edge) 부위에서는 형태적인 또는 구조적인 영향에 의해서 식각이 집중되어 다른 부위에 비해 더 식각될 수 있다. 그러나, 제2플러그층(730)은 상술한 바와 같이 바람직하게 도전성 다결정질 실리콘으로 형성되므로, 상기한 습식 식각 공정에 의해서 게이트 패턴(300) 상에 상기한 제2플러그층(730)이 잔류하더라도 무방하다.
이와 같이 습식 식각 공정으로 제2플러그층(730)을 부분 에치 백할 때, 좁은 면적 영역에 해당하는 제2플러그층(730)의 제1플러그(710) 상에 증착된 부분은 선택적으로 잔류하게 된다. 이는 제2플러그층(730)의 제1플러그(710) 상에 증착된 부분의 두께(13)가 다른 부분의 두께, 예컨대, 게이트 패턴(300) 상에 증착된 부분의 두께(11)에 비해 두꺼우므로 상기한 습식 식각으로 부분 에치 백하면 선택적으로 잔류하게 된다. 이와 같이 제2플러그층(720)의 잔류하는 부분, 즉, 제2플러그(730)는 실질적으로 스페이서(600) 간의 간격을 메우고 하부의 제1플러그(710)와 함께 제1콘택홀(405)을 채우는 도전성 플러그의 역할을 한다.
따라서, 제1플러그(710) 영역의 제2플러그(730)의 표면은 게이트 패턴(300)의 에치 백된 표면보다 실질적으로 높은 높이를 가지게 된다. 이에 따라, 스페이서(600)와 제1절연층 패턴(400) 간에는 리세스된 부분(15)이 형성되며, 이러한 리세스된 부분(15)에 게이트 패턴(300)에 인접하는 스페이서(600)의 측면이 노출되고 제1절연층 패턴(300)의 측면 또한 노출된다.
도 9는 스페이서(600)와 제1절연층 패턴(300)간의 리세스된 부분(15)을 적어도 메우는 캐핑(capping) 보호층(650)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상술한 바와 같이 습식 식각에 의해서 부분 에치 백된 결과물 상에 절연 물질로 이루어지는 캐핑 보호층(650)을 형성한다. 이러한 캐핑 보호층(650)은 상기한 습식 식각에 의해서 결과적으로 형성되는 리세스된 부분(15)을 적어도 완전히 채우는 두께로 형성되는 것이 바람직하다. 또한, 이러한 캐핑 보호층(650)은, 바람직하게 질화 실리콘으로 이루어지는 스페이서(600)와의 계면 특성을 고려하여, 질화 실리콘으로 이루어지는 것이 바람직하다.
도 10은 캐핑 보호층(650)을 평탄화하여 스페이서(600)의 상측 부위 및 제2플러그(730)의 상측 표면을 노출하는 단계를 개략적으로 나타낸다.
구체적으로, 하부의 제1절연층 패턴(400)의 상측 표면을 적어도 노출하도록 캐핑 보호층(650)을 CMP 등으로 평탄화한다. 또한, 이러한 평탄화는 제2플러그(730)의 상측 표면이 노출되도록 수행되는 것이 바람직하다. 이와 같은 평탄화에 의해서, 캐핑 보호층(650)의 리세스된 홈(15)을 채우는 부분만이 잔류하게 된다. 즉, 이러한 평탄화에 의해서 게이트 패턴(300)의 상측 부위를 덮어 차폐 및 보호하는 캐핑 보호층 패턴(650)이 형성된다. 이러한 캐핑 보호층 패턴(650)은스페이서(710)와 연결되어 게이트 패턴(300)의 표면이 노출되는 것을 방지한다.
도 11은 캐핑 보호층 패턴(650) 상에 적어도 상기 제2플러그(730)의 상측 표면을 노출하는 제2콘택홀(455)을 가지는 제2절연층 패턴(450)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상기한 바와 같이 캐핑 보호층 패턴(650)을 형성한 결과물 상에 절연 물질을 증착하여 일정한 두께를 가지는 제2절연층을 형성한다. 이러한 제2절연층은 다양한 절연 물질로 형성될 수 있으나, 산화 실리콘층으로 형성되는 것이 바람직하다.
이후에, 상기한 제2절연층을 사진 식각 공정으로 패터닝하여 하부의 제2플러그(730)의 표면을 노출하는 제2콘택홀(455)을 가지는 제2절연층 패턴(400)을 형성한다. 이때, 식각 공정은 일반적인 건식 식각 공정, 예컨대, 앞서 설명한 바와 같은 불화 탄소계 가스로부터 여기된 플라즈마를 에천트로 사용하는 건식 식각 공정을 이용할 수 있다.
이때, 도 1의 평면도에서 묘사되듯이, 제2콘택홀(455)은 제1콘택홀(405)에 정렬되도록 형성된다. 이때, 제2콘택홀(455)을 형성하는 식각 공정은 제2절연층 하부의 캐핑 보호층 패턴(650) 및 스페이서(600)에 의해서 식각 종료될 수 있다. 이는 제2절연층의 산화 실리콘은 상기한 건식 식각 공정에서 스페이서(600) 및 캐핑 보호층 패턴(650)을 바람직하게 이루는 질화 실리콘과 우수한 식각 선택비를 가지는 데 기인한다. 따라서, 상기한 제2콘택홀(455)을 형성하는 식각 공정은 상기한 스페이서(600) 및 캐핑 보호층 패턴(650)을 식각 종료 수단으로 이용할 수 있다.
이에 따라, 제1콘택홀(405)에 대한 제2콘택홀(455)의 정렬 마진을 보다 더 확보할 수 있다. 예를 들어, 제2콘택홀(455)의 제1콘택홀(405)과의 정렬이 도 1에 도시된 바와 같이 다소 어긋나거나 크게 형성되더라도, 게이트 패턴(300)은 캐핑 보호층 패턴(650) 및 스페이서(600)에 의해서 상기한 식각 공정으로부터 보호될 수 있다. 또한, 게이트 패턴(300)은 후속의 제2콘택홀(455)을 채우는 배선과 충분히 절연될 수 있다. 이와 같이 제2콘택홀(455)의 정렬 마진을 보다 더 확보할 수 있으므로, 사진 공정의 해상도 한계를 극복할 수 있다.
이와 같이 형성된 제2콘택홀(455)을 채우는 도전성 배선, 예컨대, 비트 라인을 형성하는 공정을 후속 공정으로 수행할 수 있다. 이때, 상기한 제2콘택홀(455)의 크기를 제1콘택홀(405)에 비해 큰 크기로 설계할 수 있어, 도전성 배선의 콘택홀 채움 특성을 제고하는 데 보다 유리하다.
도 12는 본 발명의 제2실시예에 의한 반도체 소자의 자기 정렬 콘택 제조 방법을 설명하기 위해서 개략적으로 도시한 도면이다.
제2실시예에서 제1실시예와 동일한 참조 부호는 동일한 부재를 지칭한다. 본 발명의 제2실시예는 제1실시예에 비해 바람직하게 다결정질 실리콘으로 이루어지는 게이트 패턴(300) 상에 금속 실리사이드층(800)을 선택적으로 도입하는 단계를 더 포함한다. 트랜지스터의 동작 속도를 향상시키기 위해서, 다결정질 실리콘으로 게이트 패턴을 형성할 경우 게이트 패턴(300) 표면에 금속 실리사이드층(800)을 형성하는 공정이 도입된다. 이러한 금속 실리사이드층(830)을 대체하여 금속층을 형성하는 공정이 도입될 수 있다.
구체적으로, 제1실시예의 도 2 내지 도 8을 참조하여 설명한 바와 같이 제2플러그(730)를 형성하며 게이트 패턴(300) 상에 리세스된 홈(15)을 형성한다. 이후에, 도 12에 도시된 바와 같이 실리사이드화(silicidation)를 수행하여 게이트 패턴(300) 상에 금속 실리사이드층(800)을 형성한다. 예컨대, 텅스텐 실리사이드층을 금속 실리사이드층(800)으로 이용할 수 있다. 이러한 실리사이드화는 일반적인 선택적 실리사이드화 공정으로 수행되어, 바람직하게 다결정질 실리콘으로 이루어지는 게이트 패턴(300) 및 제2플러그(730)의 표면에만 선택적으로 금속 실리사이드층(830)이 형성되도록 하는 것이 바람직하다.
또는, 금속 실리사이드층(800)을 대체하여 텅스텐층과 같은 금속층을 상기 게이트 패턴(300) 등의 표면에만 존재하도록 선택적으로 형성할 수 있다. 이러한 금속층은 게이트 패턴(300)과 함께 트랜지스터 구조의 게이트를 이루므로, 고속 동작 또는 고집적 소자에 유리하게 적용될 수 있다.
이후에, 제1실시예의 도 9 내지 도 11을 참조하여 설명한 바와 같이 제2콘택홀(도 11의 455)을 형성하는 공정을 순차적으로 수행한다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 매우 높은 절연층들 간의 식각 선택비를 요구하지 않는 자기 정렬 콘택홀 제조 방법을 제공할 수 있다. 이에 따라, 극심한 디자인 룰감소가 요구되는 반도체 소자를 안정적으로 제조할 수 있다.

Claims (19)

  1. 반도체 기판 상에 게이트 절연층을 개재하는 복수의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴들 간의 간격을 메우며 상기 게이트 패턴들의 상측 표면을 노출하는 제1절연층 패턴을 형성하는 단계;
    자기 정렬 방식으로 상기 제1절연층 패턴을 선택적으로 식각하여 상기 반도체 기판을 노출하는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서의 상측 표면을 노출하며 상기 제1콘택홀을 채우는 도전성 실리콘층의 제1플러그를 형성하는 단계;
    상기 스페이서의 상측 부위가 상기 제1플러그 및 상기 게이트 패턴의 표면보다 높게 돌출되도록 상기 제1플러그 및 상기 게이트 패턴을 선택적으로 상측 표면으로부터 일정 두께만 부분 에치 백하는 단계;
    상기 제1플러그 및 상기 게이트 패턴 상에 적어도 상기 돌출되는 스페이서들 간의 간격을 메우고, 스페이서들 간의 간격을 메우는 부분의 두께가 상기 게이트 패턴 상에 형성된 부분 보다 두꺼운 도전성 실리콘층의 제2플러그층 형성하는 단계;
    상기 제2플러그층을 표면으로부터 전체적으로 균일한 두께만 에치 백하여 상기 제2플러그층의 상기 스페이서들 간의 간격을 메우는 부분을 분리하여 상기 제1플러그에 연결되는 제2플러그를 형성하는 단계;
    상기 제2플러그의 상측 표면을 노출하고 상기 제1절연층 패턴 및 상기 스페이서에 연결되어 상기 게이트 패턴을 차폐하여 보호하는 캐핑 보호층 패턴을 형성하는 단계; 및
    상기 캐핑 보호층 패턴 상에 적어도 상기 제2플러그의 상측 표면을 노출하는 제2콘택홀을 가지는 제2절연층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  2. 제1항에 있어서, 상기 게이트 패턴은
    도전성 다결정질 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  3. 제1항에 있어서, 상기 제1절연층 패턴을 형성하는 단계는
    상기 게이트 패턴 상에 상기 게이트 패턴들 간의 간격을 적어도 메우는 제1절연층을 형성하는 단계; 및
    상기 게이트 패턴의 상측 표면을 노출하도록 상기 제1절연층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  4. 제3항에 있어서, 상기 제1절연층을 평탄화하는 단계는
    상기 화학 기계적 연마로 수행되는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  5. 제1항에 있어서, 상기 제1절연층 패턴은 산화 실리콘으로 이루어지고
    상기 스페이서는 질화 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  6. 제1항에 있어서, 상기 자기 정렬 방식은
    상기 게이트 패턴의 일부를 노출하는 포토레지스트 패턴을 상기 게이트 패턴 및 상기 제1절연층 패턴 상에 도입하고,
    상기 포토레지스트 패턴 및 노출되는 상기 게이트 패턴 부분을 식각 마스크로 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  7. 제1항에 있어서, 상기 제1콘택홀은
    적어도 하나의 상기 게이트 패턴의 측면을 노출하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  8. 제1항에 있어서, 상기 제1플러그를 형성하는 단계는
    상기 게이트 패턴 상에 적어도 상기 콘택홀을 채우는 도전성 실리콘층을 형성하는 단계; 및
    상기 게이트 패턴의 상측 표면을 노출하도록 상기 도전성 실리콘층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  9. 제8항에 있어서, 상기 도전성 실리콘층을 평탄화하는 단계는
    화학 기계적 연마로 수행되는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  10. 제1항에 있어서, 상기 제1플러그 및 상기 게이트 패턴을 부분 에치 백하는 단계는
    이방성 건식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  11. 제1항에 있어서, 제2플러그를 형성하는 단계에서
    상기 에치 백은 습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  12. 제1항에 있어서, 제2플러그를 형성하는 단계에서
    상기 에치 백은 적어도 상기 스페이서의 상측 부위 및 상기 제1절연층 패턴의 상측 표면이 노출되도록 수행하여, 상기 게이트 패턴에 인접하는 상기 스페이서의 측면 및 상기 제1절연층 패턴의 측면을 노출하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  13. 제12항에 있어서, 상기 캐핑 보호층 패턴을 형성하는 단계는
    상기 게이트 패턴 상에 상기 노출되는 제1절연층 패턴의 측면 및 상기 스페이서의 측면 간의 간격을 적어도 메우는 두께로 캐핑 보호층을 형성하는 단계; 및
    상기 스페이서의 상측 표면 및 상기 제2플러그의 상측 표면을 노출하도록 상기 캐핑 보호층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  14. 제13항에 있어서, 상기 평탄화 단계는
    화학 기계적 연마로 수행되는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  15. 제1항에 있어서, 상기 캐핑 보호층 패턴은
    질화 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  16. 제1항에 있어서, 상기 제2플러그를 형성하는 단계 이후에,
    상기 게이트 패턴 상측 표면에 선택적으로 금속 실리사이드층 또는 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  17. 제15항에 있어서, 금속 실리사이드층은
    상기 제2플러그의 상측 표면에도 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  18. 제1항에 있어서, 상기 제2콘택홀은
    상기 스페이서 또는 상기 캐핑 보호층 패턴을 더 노출하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
  19. 제1항에 있어서, 상기 제2콘택홀은
    상기 제1콘택홀에 비해 큰 크기로 형성되는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 제조 방법.
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