JPH08288295A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08288295A JPH08288295A JP7092838A JP9283895A JPH08288295A JP H08288295 A JPH08288295 A JP H08288295A JP 7092838 A JP7092838 A JP 7092838A JP 9283895 A JP9283895 A JP 9283895A JP H08288295 A JPH08288295 A JP H08288295A
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Abstract
(57)【要約】
【構成】 所定の配線パターン６が形成されてなるウェ
ハに対し、全面に亘ってサイドウォール形成用絶縁膜を
成膜し、配線パターン６が相対的に疎に配置されている
周辺回路部９上に、配線パターン６を重複しない所定パ
ターンを有するレジストマスクを形成してから、前記サ
イドウォール形成用絶縁膜を異方性エッチングすること
により、配線パターン６の側壁にサイドウォール１２を
形成すると同時にダミーパターン１３を形成する。その
後、レジストマスクを除去し、ウェハ全面に亘って平坦
化絶縁膜１７を形成する。 【効果】 配線パターン６の粗密による平坦化絶縁膜１
７の段差を解消できる。また、ダミーパターン１３を形
成するために大幅な工程増を伴わない。したがって、段
差のない平坦化絶縁膜１７が形成された、信頼性の高い
半導体装置を、低コストに歩留まりよく製造することが
可能となる。
ハに対し、全面に亘ってサイドウォール形成用絶縁膜を
成膜し、配線パターン６が相対的に疎に配置されている
周辺回路部９上に、配線パターン６を重複しない所定パ
ターンを有するレジストマスクを形成してから、前記サ
イドウォール形成用絶縁膜を異方性エッチングすること
により、配線パターン６の側壁にサイドウォール１２を
形成すると同時にダミーパターン１３を形成する。その
後、レジストマスクを除去し、ウェハ全面に亘って平坦
化絶縁膜１７を形成する。 【効果】 配線パターン６の粗密による平坦化絶縁膜１
７の段差を解消できる。また、ダミーパターン１３を形
成するために大幅な工程増を伴わない。したがって、段
差のない平坦化絶縁膜１７が形成された、信頼性の高い
半導体装置を、低コストに歩留まりよく製造することが
可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、微細化・多層化した配線パターンを有す
る基体を平坦化する方法に関する。
に関し、特に、微細化・多層化した配線パターンを有す
る基体を平坦化する方法に関する。
【０００２】
【従来の技術】近年、半導体デバイスの微細化・高集積
化に伴って配線パターンは微細化・多層化される方向に
進んでいる。しかし、半導体デバイスの微細化・高集積
化によって層間絶縁膜の段差が大きく且つ急峻となる
と、その上に形成される配線パターンの加工精度、信頼
性は低下し、半導体デバイス自体の信頼性をも低下させ
る要因にもなる。このため、通常スパッタリング法によ
って成膜されるＡｌ系材料よりなる配線層の段差被覆性
を大幅に改善することが困難である現在、層間絶縁膜の
平坦性を向上させることが必要とされている。
化に伴って配線パターンは微細化・多層化される方向に
進んでいる。しかし、半導体デバイスの微細化・高集積
化によって層間絶縁膜の段差が大きく且つ急峻となる
と、その上に形成される配線パターンの加工精度、信頼
性は低下し、半導体デバイス自体の信頼性をも低下させ
る要因にもなる。このため、通常スパッタリング法によ
って成膜されるＡｌ系材料よりなる配線層の段差被覆性
を大幅に改善することが困難である現在、層間絶縁膜の
平坦性を向上させることが必要とされている。
【０００３】従来、層間絶縁膜を平坦化する技術として
は、例えばＳＯＧ（Spin On Glass）を塗布する方法、
有機シリコン系化合物のガスを用いて化学気相成長（以
下、ＣＶＤと称する。）を行う方法、熱処理により膜を
リフローさせる方法、膜を成膜後にエッチバックを行う
方法、同じく膜を成膜後に化学機械研磨（ＣＭＰ）を行
う方法等が知られている。
は、例えばＳＯＧ（Spin On Glass）を塗布する方法、
有機シリコン系化合物のガスを用いて化学気相成長（以
下、ＣＶＤと称する。）を行う方法、熱処理により膜を
リフローさせる方法、膜を成膜後にエッチバックを行う
方法、同じく膜を成膜後に化学機械研磨（ＣＭＰ）を行
う方法等が知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、これら
の技術を適用して層間絶縁膜を成膜しても、基体の全面
にわたって平坦化する、いわゆるグローバル平坦化を達
成することは容易ではない。
の技術を適用して層間絶縁膜を成膜しても、基体の全面
にわたって平坦化する、いわゆるグローバル平坦化を達
成することは容易ではない。
【０００５】例えば、図６に、Ｓｉ等よりなる基板１２
１上に、絶縁層１２２を介して配線パターン１０６が形
成されたウェハに対して、有機シリコン系化合物のガス
を用いたＣＶＤにより層間絶縁膜の成膜を行い、その
後、化学的機械研磨（以下、ＣＭＰと称する。）による
平坦化を行って平坦化絶縁膜１１７を形成した状態を示
す。この平坦化絶縁膜１１７においては、配線パターン
１０６が相対的に密に配置されているメモリセル部１０
８と、該配線パターン１０６が相対的に疎に配置されて
いる周辺回路部１０９とで、段差ｄを生じてしまってい
る。
１上に、絶縁層１２２を介して配線パターン１０６が形
成されたウェハに対して、有機シリコン系化合物のガス
を用いたＣＶＤにより層間絶縁膜の成膜を行い、その
後、化学的機械研磨（以下、ＣＭＰと称する。）による
平坦化を行って平坦化絶縁膜１１７を形成した状態を示
す。この平坦化絶縁膜１１７においては、配線パターン
１０６が相対的に密に配置されているメモリセル部１０
８と、該配線パターン１０６が相対的に疎に配置されて
いる周辺回路部１０９とで、段差ｄを生じてしまってい
る。
【０００６】このような問題は、ＳＯＧの塗布とエッチ
バックとを組み合わせて平坦化絶縁膜１１７を形成した
場合にも、同様に生じる。
バックとを組み合わせて平坦化絶縁膜１１７を形成した
場合にも、同様に生じる。
【０００７】なお、有機シリコン系化合物、ホウ素を含
む化合物、リンを含む化合物の混合ガスを用いて高温雰
囲気下にてＣＶＤを行い、さらに、高温アニールで膜を
リフローさせて、ホウ素−リン・ケイ酸ガラス（以下、
ＢＰＳＧと称する。）よりなる膜を形成する場合には、
配線パターン１０６の粗密による表面段差をある程度解
消できる。しかしながら、特にデザイン・ルールが０．
３５μｍ以下となるプロセスで浅い接合が要求される場
合や、いわゆるサリサイド技術により拡散層の表面に高
融点金属シリサイド層が形成されている場合等、投入で
きる熱負荷に制約がある場合には、上述したような、高
温を必要とするＢＰＳＧよりなる膜を平坦化絶縁膜１１
７に適用することができない。
む化合物、リンを含む化合物の混合ガスを用いて高温雰
囲気下にてＣＶＤを行い、さらに、高温アニールで膜を
リフローさせて、ホウ素−リン・ケイ酸ガラス（以下、
ＢＰＳＧと称する。）よりなる膜を形成する場合には、
配線パターン１０６の粗密による表面段差をある程度解
消できる。しかしながら、特にデザイン・ルールが０．
３５μｍ以下となるプロセスで浅い接合が要求される場
合や、いわゆるサリサイド技術により拡散層の表面に高
融点金属シリサイド層が形成されている場合等、投入で
きる熱負荷に制約がある場合には、上述したような、高
温を必要とするＢＰＳＧよりなる膜を平坦化絶縁膜１１
７に適用することができない。
【０００８】そこで本発明はかかる従来の実情に鑑みて
提案されたものであり、配線パターンの粗密による平坦
化絶縁膜の段差を生じさせない、即ち、グローバル平坦
化が可能な半導体装置の製造方法を提供することを目的
とする。
提案されたものであり、配線パターンの粗密による平坦
化絶縁膜の段差を生じさせない、即ち、グローバル平坦
化が可能な半導体装置の製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、上述の目的を達成するために提案された
ものであり、基体上に所定の配線パターンを形成する工
程と、前記基体の全面に絶縁膜を成膜する工程と、前記
配線パターンが相対的に疎に配置されている領域におけ
る前記絶縁膜上に、該配線パターンと重複しない所定パ
ターンを有するレジストマスクする工程と、前記絶縁膜
の異方性エッチングを行うことによって、前記配線パタ
ーンの側壁にサイドウォールを形成すると同時に、前記
配線パターンが相対的に疎に配置されている領域にダミ
ーパターンを形成する工程と、前記レジストマスクを除
去する工程と、前記基体の全面に平坦化絶縁膜を形成す
る工程とを有するものである。
の製造方法は、上述の目的を達成するために提案された
ものであり、基体上に所定の配線パターンを形成する工
程と、前記基体の全面に絶縁膜を成膜する工程と、前記
配線パターンが相対的に疎に配置されている領域におけ
る前記絶縁膜上に、該配線パターンと重複しない所定パ
ターンを有するレジストマスクする工程と、前記絶縁膜
の異方性エッチングを行うことによって、前記配線パタ
ーンの側壁にサイドウォールを形成すると同時に、前記
配線パターンが相対的に疎に配置されている領域にダミ
ーパターンを形成する工程と、前記レジストマスクを除
去する工程と、前記基体の全面に平坦化絶縁膜を形成す
る工程とを有するものである。
【００１０】ここで、前記ダミーパターンは、前記配線
パターンの高さと同程度の高さとなるようにその厚さが
設定されて好適であり、また、前記配線パターンが相対
的に密に配置されている領域におけるライン・アンド・
スペースと同程度の寸法および間隔を有するように設定
されて好適である。即ち、ダミーパターンを形成するこ
とにより、基体表面の凹凸パターンが基体全面に亘って
略均一化されるようにすることが好ましい。
パターンの高さと同程度の高さとなるようにその厚さが
設定されて好適であり、また、前記配線パターンが相対
的に密に配置されている領域におけるライン・アンド・
スペースと同程度の寸法および間隔を有するように設定
されて好適である。即ち、ダミーパターンを形成するこ
とにより、基体表面の凹凸パターンが基体全面に亘って
略均一化されるようにすることが好ましい。
【００１１】本発明において、前記サイドウォールは、
いわゆるＬＤＤ（Light-Doped Drain ）構造のソース／
ドレイン領域を形成するためのスペーサーや、いわゆる
セルフアライン・コンタクトを形成するためのスペーサ
ーとして用いられて好適である。即ち、サイドウォール
が側壁に形成される配線パターンは、その少なくとも一
部がＭＩＳ（Metal Insulator Semiconductor ）型トラ
ンジスタのゲート電極であって好適である。また、前記
サイドウォールが、縦型バイポーラトランジスタにおけ
るベース取出し電極層とエミッタ取出し電極層との分離
に用いられるものであってもよい。この場合、該サイド
ウォールが側壁に形成される配線パターンは、その少な
くとも一部がベース取出し電極である。
いわゆるＬＤＤ（Light-Doped Drain ）構造のソース／
ドレイン領域を形成するためのスペーサーや、いわゆる
セルフアライン・コンタクトを形成するためのスペーサ
ーとして用いられて好適である。即ち、サイドウォール
が側壁に形成される配線パターンは、その少なくとも一
部がＭＩＳ（Metal Insulator Semiconductor ）型トラ
ンジスタのゲート電極であって好適である。また、前記
サイドウォールが、縦型バイポーラトランジスタにおけ
るベース取出し電極層とエミッタ取出し電極層との分離
に用いられるものであってもよい。この場合、該サイド
ウォールが側壁に形成される配線パターンは、その少な
くとも一部がベース取出し電極である。
【００１２】
【作用】本発明を適用すると、配線パターンの粗密によ
って生じる平坦化絶縁膜の段差を解消することが可能と
なる。即ち、図５に示されるように、Ｓｉ等よりなる基
板２１上の絶縁層２２を介して配線パターン６が形成さ
れてなる基体が、相対的に密に配置されている領域（メ
モリセル部８）と、相対的に疎に配置されている領域
（周辺回路部９）とを有する場合、該基体の周辺回路部
９にダミーパターン１３を形成することにより、基体表
面の凹凸パターンを基体全面に亘って略均一化すること
ができる。このため、この状態で平坦化絶縁膜１７を成
膜すれば、配線パターン６の粗密による表面段差を解消
することができるのである。
って生じる平坦化絶縁膜の段差を解消することが可能と
なる。即ち、図５に示されるように、Ｓｉ等よりなる基
板２１上の絶縁層２２を介して配線パターン６が形成さ
れてなる基体が、相対的に密に配置されている領域（メ
モリセル部８）と、相対的に疎に配置されている領域
（周辺回路部９）とを有する場合、該基体の周辺回路部
９にダミーパターン１３を形成することにより、基体表
面の凹凸パターンを基体全面に亘って略均一化すること
ができる。このため、この状態で平坦化絶縁膜１７を成
膜すれば、配線パターン６の粗密による表面段差を解消
することができるのである。
【００１３】また、上記ダミーパターンは、サイドウォ
ール形成用に成膜された絶縁膜にて形成できるため、新
たな材料層を成膜する必要がない。
ール形成用に成膜された絶縁膜にて形成できるため、新
たな材料層を成膜する必要がない。
【００１４】
【実施例】以下、本発明に係る半導体装置の製造方法を
適用した具体的な実施例について説明する。
適用した具体的な実施例について説明する。
【００１５】本実施例においては、配線パターンが相対
的に密に配置されているメモリセル部から該配線パター
ンが相対的に疎に配置されている周辺回路部に亘るウェ
ハ全面をグローバル平坦化した。
的に密に配置されているメモリセル部から該配線パター
ンが相対的に疎に配置されている周辺回路部に亘るウェ
ハ全面をグローバル平坦化した。
【００１６】具体的には、図１に示されるように、厚さ
４００ｎｍの素子分離領域２および厚さ１６ｎｍのゲー
ト酸化膜３が形成されたｐ型のＳｉ基板１上に、所定の
配線パターン６が形成されてなるウェハを用意した。こ
こで、配線パターン６とは、Ｓｉ基板１上に設けられ、
ｎ+ 型ポリシリコンよりなり、厚さ３００ｎｍ、幅３５
０ｎｍのゲート電極４と、素子分離領域２上に設けら
れ、同じくｎ+ 型ポリシリコンよりなる他の電極５との
両者を示すものとする。
４００ｎｍの素子分離領域２および厚さ１６ｎｍのゲー
ト酸化膜３が形成されたｐ型のＳｉ基板１上に、所定の
配線パターン６が形成されてなるウェハを用意した。こ
こで、配線パターン６とは、Ｓｉ基板１上に設けられ、
ｎ+ 型ポリシリコンよりなり、厚さ３００ｎｍ、幅３５
０ｎｍのゲート電極４と、素子分離領域２上に設けら
れ、同じくｎ+ 型ポリシリコンよりなる他の電極５との
両者を示すものとする。
【００１７】なお、上記配線パターン６は、ポリシリコ
ン層を成膜した後、ＰＯＣｌ3 ガス雰囲気下で９００℃
にて熱処理することによってｎ型不純物であるＰを高濃
度に導入した後、ハーフトーン型位相シフト・マスクを
用いたｉ線リソグラフィにより所定パターンにパターニ
ングすることによって得られたものである。
ン層を成膜した後、ＰＯＣｌ3 ガス雰囲気下で９００℃
にて熱処理することによってｎ型不純物であるＰを高濃
度に導入した後、ハーフトーン型位相シフト・マスクを
用いたｉ線リソグラフィにより所定パターンにパターニ
ングすることによって得られたものである。
【００１８】また、上記Ｓｉ基板１の表層部には、イオ
ン加速エネルギー３０ｋｅＶ、ドース量２×１０13個／
ｃｍ2 なる条件にてＰ+ イオンが注入されて、低濃度不
純物拡散層７が形成されている。
ン加速エネルギー３０ｋｅＶ、ドース量２×１０13個／
ｃｍ2 なる条件にてＰ+ イオンが注入されて、低濃度不
純物拡散層７が形成されている。
【００１９】図１ではウェハの一部のみを示したが、こ
のウェハにおいて、ゲート電極４とその近傍の素子分離
領域２上の他の電極５とが配されている領域がメモリセ
ル部８であり、その周囲の領域が周辺回路部９である。
のウェハにおいて、ゲート電極４とその近傍の素子分離
領域２上の他の電極５とが配されている領域がメモリセ
ル部８であり、その周囲の領域が周辺回路部９である。
【００２０】そして、上述のような構成を有するウェハ
に対して、下記のＣＶＤ条件にてＳｉＯ2 を堆積させる
ことにより、図２に示されるように、サイドウォール形
成用絶縁膜１０を成膜した。
に対して、下記のＣＶＤ条件にてＳｉＯ2 を堆積させる
ことにより、図２に示されるように、サイドウォール形
成用絶縁膜１０を成膜した。
【００２１】 サイドウォール形成用絶縁膜１０を成膜するためのＣＶＤ条件 導入ガス ： ＳｉＨ4 流量１００ｓｃｃｍ Ｏ2 流量２００ｓｃｃｍ 圧力 ： １３００Ｐａ 基板温度 ： ４００℃ ＲＦ出力 ： ５００Ｗ（１３．５６ＭＨｚ） 膜厚 ： ２５０ｎｍ なお、ＣＶＤは通常の平行平板型のプラズマＣＶＤ装置
によって行った。
によって行った。
【００２２】続いて、上述のウェハにおける周辺回路部
９であって他の電極５に重複しない領域に、所定パター
ンを有するレジストマスク１１を形成した。なお、図２
においてはこのレジストマスク１１が１箇所にしか記載
されていないが、実際のウェハにおける周辺回路部９は
もっと広範囲に亘っており、レジストマスク１１は、メ
モリセル部８における配線パターン６のライン・アンド
・スペースと同程度の幅および間隔にて形成された。
９であって他の電極５に重複しない領域に、所定パター
ンを有するレジストマスク１１を形成した。なお、図２
においてはこのレジストマスク１１が１箇所にしか記載
されていないが、実際のウェハにおける周辺回路部９は
もっと広範囲に亘っており、レジストマスク１１は、メ
モリセル部８における配線パターン６のライン・アンド
・スペースと同程度の幅および間隔にて形成された。
【００２３】その後、上述のウェハに対して、下記の条
件にて異方性エッチングを施した後、上記レジストマス
ク１１をアッシングにより除去した。
件にて異方性エッチングを施した後、上記レジストマス
ク１１をアッシングにより除去した。
【００２４】 エッチング条件 エッチングガス ： ＣＨＦ3 流量 ２００ｓｃｃｍ Ｏ2 流量 １００ｓｃｃｍ ＲＦ出力 ： ４００Ｗ （１３．５６Ｈｚ） 圧力 ： ０．２６Ｐａ なお、このエッチングはマグネトロンＲＩＥ（Reactive
Ion Etching）装置によって行った。
Ion Etching）装置によって行った。
【００２５】これにより、図３に示されるように、ゲー
ト電極４および他の電極５の側壁面にサイドウォール１
２が形成されたと同時に、上記レジストマスク１１にて
マスクされていた部分にダミーパターン１３が形成され
た。また、Ｓｉ基板１の表層部の低濃度不純物拡散層７
のうち、上述のサイドウォール１２にマスクされていな
い領域に対して、イオン加速エネルギー５０ｋｅＶ、ド
ース量３×１０15個／ｃｍ2 なる条件にてＡｓ+ イオン
を注入して高濃度不純物拡散領域を形成した後、Ｎ2 雰
囲気下で、１０５０℃にてＲＴＡ（Rapid Thermal Anne
al）を行うことにより、いわゆるＬＤＤ構造を有するソ
ース／ドレイン領域１４を形成した。
ト電極４および他の電極５の側壁面にサイドウォール１
２が形成されたと同時に、上記レジストマスク１１にて
マスクされていた部分にダミーパターン１３が形成され
た。また、Ｓｉ基板１の表層部の低濃度不純物拡散層７
のうち、上述のサイドウォール１２にマスクされていな
い領域に対して、イオン加速エネルギー５０ｋｅＶ、ド
ース量３×１０15個／ｃｍ2 なる条件にてＡｓ+ イオン
を注入して高濃度不純物拡散領域を形成した後、Ｎ2 雰
囲気下で、１０５０℃にてＲＴＡ（Rapid Thermal Anne
al）を行うことにより、いわゆるＬＤＤ構造を有するソ
ース／ドレイン領域１４を形成した。
【００２６】次に、図４に示されるように、上述のウェ
ハに対し、下記のＣＶＤ条件にて、ＳｉＯ2 よりなる第
１の層間絶縁膜１５、リン・ケイ酸ガラス（以下、ＰＳ
Ｇと称す。）よりなる第２の層間絶縁膜１６をこの順に
成膜した。
ハに対し、下記のＣＶＤ条件にて、ＳｉＯ2 よりなる第
１の層間絶縁膜１５、リン・ケイ酸ガラス（以下、ＰＳ
Ｇと称す。）よりなる第２の層間絶縁膜１６をこの順に
成膜した。
【００２７】 第１の層間絶縁膜１５を成膜するためのＣＶＤ条件 導入ガス ： ＴＥＯＳ 流量 ６０ｓｃｃｍ Ｏ3 流量９５０ｓｃｃｍ 圧力 ： 常圧 基板温度 ： ５２０℃ 膜厚 ： ２００ｎｍ なお、この成膜は、常圧ＣＶＤ装置によって行った。ま
た、ＴＥＯＳとは、テトラエトキシシランなる化合物で
ある。
た、ＴＥＯＳとは、テトラエトキシシランなる化合物で
ある。
【００２８】 第２の層間絶縁膜１６を成膜するためのＣＶＤ条件 導入ガス ： ＴＥＯＳ 流量 ６０ｓｃｃｍ Ｏ3 流量９５０ｓｃｃｍ ＴＭＰＯ 流量 １５ｓｃｃｍ 圧力 ： 常圧 基板温度 ： ５２０℃ 膜厚 ： ５００ｎｍ なお、この成膜も、常圧ＣＶＤ装置によって行った。ま
た、ＴＭＰＯとは、トリメチルリン酸：ＰＯ（ＯＣ
Ｈ3 ）3 なる化合物である。
た、ＴＭＰＯとは、トリメチルリン酸：ＰＯ（ＯＣ
Ｈ3 ）3 なる化合物である。
【００２９】その後、第２の層間絶縁膜１６をＣＭＰに
よって平坦化した。これにより、カバレージに優れた第
１の層間絶縁膜１５と、さらにカバレージに優れた第２
の層間絶縁膜１６とが積層されてなり、表面が平坦化さ
れた平坦化絶縁膜１７が形成された。
よって平坦化した。これにより、カバレージに優れた第
１の層間絶縁膜１５と、さらにカバレージに優れた第２
の層間絶縁膜１６とが積層されてなり、表面が平坦化さ
れた平坦化絶縁膜１７が形成された。
【００３０】これは、配線パターン６が相対的に疎に配
置されている領域にダミーパターン１３を形成したこと
により、平坦化絶縁膜１７形成前のウェハ表面の凹凸パ
ターンがウェハ全面に亘って略均一化されたからであ
る。
置されている領域にダミーパターン１３を形成したこと
により、平坦化絶縁膜１７形成前のウェハ表面の凹凸パ
ターンがウェハ全面に亘って略均一化されたからであ
る。
【００３１】実際に、上述の平坦化絶縁膜１７の上にＡ
ｌ系材料よりなる配線パターンを形成したところ、優れ
た加工精度が達成された。
ｌ系材料よりなる配線パターンを形成したところ、優れ
た加工精度が達成された。
【００３２】以上、本発明に係る半導体装置の製造方法
について説明したが、本発明は上述の実施例に限定され
るものではないことはいうまでもない。例えば、上述の
実施例においては、第１の層間絶縁膜１５を、Ｏ3 とＴ
ＥＯＳの混合ガスを用いた常圧ＣＶＤにて成膜し、第２
の層間絶縁膜１６を、上記ガスにさらにＴＭＰを含むガ
スを用いた常圧ＣＶＤにて成膜したが、この成膜条件は
上述したものに限定されない。例えば、ＴＥＯＳの代わ
りに、その他のアルコキシシラン類や、鎖状ポリシロキ
サン類、環状ポリシロキサン類を用いてもよいし、水と
上述のような有機シリコン系化合物とを用いたプラズマ
ＣＶＤを適用してもよい。
について説明したが、本発明は上述の実施例に限定され
るものではないことはいうまでもない。例えば、上述の
実施例においては、第１の層間絶縁膜１５を、Ｏ3 とＴ
ＥＯＳの混合ガスを用いた常圧ＣＶＤにて成膜し、第２
の層間絶縁膜１６を、上記ガスにさらにＴＭＰを含むガ
スを用いた常圧ＣＶＤにて成膜したが、この成膜条件は
上述したものに限定されない。例えば、ＴＥＯＳの代わ
りに、その他のアルコキシシラン類や、鎖状ポリシロキ
サン類、環状ポリシロキサン類を用いてもよいし、水と
上述のような有機シリコン系化合物とを用いたプラズマ
ＣＶＤを適用してもよい。
【００３３】また、第１の層間絶縁膜１５、第２の層間
絶縁膜１６の少なくともいずれかを、無機シランを用い
た従来公知のＣＶＤ装置にて成膜してもよい。例えば、
バイアスＥＣＲプラズマＣＶＤ装置を用いて成膜すれ
ば、配線パターン６等にダメージを与える虞れがある
が、比較的優れた平坦化効果と示すため、ＣＭＰにかか
る負荷が軽減される。
絶縁膜１６の少なくともいずれかを、無機シランを用い
た従来公知のＣＶＤ装置にて成膜してもよい。例えば、
バイアスＥＣＲプラズマＣＶＤ装置を用いて成膜すれ
ば、配線パターン６等にダメージを与える虞れがある
が、比較的優れた平坦化効果と示すため、ＣＭＰにかか
る負荷が軽減される。
【００３４】さらに、第１の層間絶縁膜１５、第２の層
間絶縁膜１６の少なくともいずれかとして、ＢＰＳＧ膜
やその他の不純物含有ＳｉＯX 膜、ＳｉＮx 膜やＳｉＯ
x Ｎy 膜を成膜してもよい。
間絶縁膜１６の少なくともいずれかとして、ＢＰＳＧ膜
やその他の不純物含有ＳｉＯX 膜、ＳｉＮx 膜やＳｉＯ
x Ｎy 膜を成膜してもよい。
【００３５】また、平坦化絶縁膜１７は、第１の層間絶
縁膜１５と第２の層間絶縁膜１６との２層構造でなくと
も、１層の絶縁膜より構成するようにしても、３層構造
以上の絶縁膜より構成するようにしてもよい。
縁膜１５と第２の層間絶縁膜１６との２層構造でなくと
も、１層の絶縁膜より構成するようにしても、３層構造
以上の絶縁膜より構成するようにしてもよい。
【００３６】なお、ダミーパターン１３には高い寸法精
度が要求されないため、上述した実施例においては、ダ
ミーパターン１３のパターニングのためのリソグラフィ
を行うに際して反射防止膜を用いなかったが、もちろ
ん、ＴｉＮ膜等従来公知の反射防止膜を設けてからフォ
トリソグラフィを行ってもよい。また、その他のウェハ
の構成も何等限定されない。
度が要求されないため、上述した実施例においては、ダ
ミーパターン１３のパターニングのためのリソグラフィ
を行うに際して反射防止膜を用いなかったが、もちろ
ん、ＴｉＮ膜等従来公知の反射防止膜を設けてからフォ
トリソグラフィを行ってもよい。また、その他のウェハ
の構成も何等限定されない。
【００３７】
【発明の効果】以上の説明から明かなように、本発明を
適用すると、配線パターンの粗密による平坦化絶縁膜の
段差を解消できる。また、この平坦化絶縁膜の段差を解
消するために設けられるダミーパターンは、サイドウォ
ール形成用の絶縁膜を用いて形成されるため、大幅な工
程増を伴わない。
適用すると、配線パターンの粗密による平坦化絶縁膜の
段差を解消できる。また、この平坦化絶縁膜の段差を解
消するために設けられるダミーパターンは、サイドウォ
ール形成用の絶縁膜を用いて形成されるため、大幅な工
程増を伴わない。
【００３８】したがって、段差のない平坦化絶縁膜が形
成された、信頼性の高い半導体装置を、低コストに歩留
まりよく製造することが可能となる。
成された、信頼性の高い半導体装置を、低コストに歩留
まりよく製造することが可能となる。
【図１】基体上に所定の配線パターンが形成された状態
を示す模式的断面図である。
を示す模式的断面図である。
【図２】図１のウェハに対して、サイドウォール形成用
の絶縁膜を成膜し、ダミーパターン形成部分にレジスト
マスクを設けた状態を示す模式的断面図である。
の絶縁膜を成膜し、ダミーパターン形成部分にレジスト
マスクを設けた状態を示す模式的断面図である。
【図３】図２のウェハに対して、異方性エッチングを行
い、サイドウォールとともに、ダミーパターンを形成し
た状態を示す模式的断面図である。
い、サイドウォールとともに、ダミーパターンを形成し
た状態を示す模式的断面図である。
【図４】図３のウェハに対して、第１の層間絶縁膜およ
び第２の層間絶縁膜の成膜を行い、ＣＭＰを行うことに
よって、平坦化絶縁膜が形成された状態を示す模式的断
面図である。
び第２の層間絶縁膜の成膜を行い、ＣＭＰを行うことに
よって、平坦化絶縁膜が形成された状態を示す模式的断
面図である。
【図５】平坦化絶縁膜によって、グローバル平坦化が達
成されたウェハを示す模式的断面図である。
成されたウェハを示す模式的断面図である。
【図６】従来法によって形成された平坦化絶縁膜の表面
に段差が生じている状態を示す模式図である。
に段差が生じている状態を示す模式図である。
１ Ｓｉ基板 ６ 配線パターン ８ メモリセル部 ９ 周辺回路部 １０ サイドウォール形成用絶縁膜 １１ レジストマスク １２ サイドウォール １３ ダミーパターン １７ 平坦化絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 29/43
Claims (2)
- 【請求項１】 基体上に所定の配線パターンを形成する
工程と、 前記基体の全面に絶縁膜を成膜する工程と、 前記配線パターンが相対的に疎に配置されている領域に
おける前記絶縁膜上に、該配線パターンと重複しない所
定パターンを有するレジストマスクする工程と、 前記絶縁膜の異方性エッチングを行うことによって、前
記配線パターンの側壁にサイドウォールを形成すると同
時に、前記配線パターンが相対的に疎に配置されている
領域にダミーパターンを形成する工程と、 前記レジストマスクを除去する工程と、 前記基体の全面に平坦化絶縁膜を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記配線パターンの少なくとも一部は、
ＭＩＳ型トランジスタのゲート電極であることを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7092838A JPH08288295A (ja) | 1995-04-18 | 1995-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7092838A JPH08288295A (ja) | 1995-04-18 | 1995-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288295A true JPH08288295A (ja) | 1996-11-01 |
Family
ID=14065581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7092838A Pending JPH08288295A (ja) | 1995-04-18 | 1995-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288295A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100561983B1 (ko) * | 1997-03-31 | 2006-05-25 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치 |
| JP2006294703A (ja) * | 2005-04-06 | 2006-10-26 | Sharp Corp | 半導体装置の製造方法及び半導体装置並びに液晶表示装置 |
| JP2009123922A (ja) * | 2007-11-15 | 2009-06-04 | Sony Corp | 半導体装置の製造方法 |
| WO2009078215A1 (ja) * | 2007-12-18 | 2009-06-25 | Sharp Kabushiki Kaisha | 半導体装置の製造方法及び半導体装置 |
| JP2016054276A (ja) * | 2014-09-04 | 2016-04-14 | 株式会社東芝 | 半導体装置の製造方法 |
-
1995
- 1995-04-18 JP JP7092838A patent/JPH08288295A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100561983B1 (ko) * | 1997-03-31 | 2006-05-25 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치 |
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| US7250682B2 (en) | 1997-03-31 | 2007-07-31 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7274074B2 (en) | 1997-03-31 | 2007-09-25 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7474003B2 (en) | 1997-03-31 | 2009-01-06 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US8420527B2 (en) | 1997-03-31 | 2013-04-16 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US8022550B2 (en) | 1997-03-31 | 2011-09-20 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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| US7626267B2 (en) | 1997-03-31 | 2009-12-01 | Renesas Technology Corporation | Semiconductor integrated circuit device including wiring lines and interconnections |
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| US8063412B2 (en) | 2007-11-15 | 2011-11-22 | Sony Corporation | Semiconductor device with dummy pattern within active region and method of manufacturing the same |
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| WO2009078215A1 (ja) * | 2007-12-18 | 2009-06-25 | Sharp Kabushiki Kaisha | 半導体装置の製造方法及び半導体装置 |
| US8288184B2 (en) | 2007-12-18 | 2012-10-16 | Sharp Kabushiki Kaisha | Production method of semiconductor device and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021008 |