JP2009123922A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板11のアクティブ領域12上にゲート絶縁膜14を介して形成された複数のゲート電極15と、前記アクティブ領域12上の少なくとも前記ゲート電極15間の一部に形成されたダミーパターン16とを有し、前記ゲート電極15同士が隣接するゲート電極15−1、15−2間の間隔、および前記ダミーパターン16−1とそれと隣接する前記ゲート電極15−2、15−3との間隔が所定の範囲内となるように前記ダミーパターン16−1が形成されていることを特徴とする。
【選択図】図1
Description
しかし素子の微細化が進むにつれて、ゲート間隔の違いがゲート長、不純物分布、キャリア移動度などに影響を与え、トランジスタ特性をシステマティックに変動させるようになることが知られている(例えば、非特許文献1、2参照。)。
しかし、アクティブ領域端に拡散層がないトランジスタの場合は、安易にダミーゲートを配置することは素子分離の観点から困難である。
一方、ゲート間隔に何らかの設計制約を加えることは設計の自由度を制限し、競争力の低下につながる。
このように、拡散層122と素子分離領域113をまたぐ形状のダミーゲート116を形成することで、ゲート間隔に起因するゲート長の変動を小さくし、トランジスタの特性変動を抑制することが可能となるとしている。
このように、トランジスタ203の両端の拡散層222上もしくは素子分離領域213上にダミーゲート216、217を形成することで、ゲート間隔に起因するサイドウォール幅の変動を小さくし、トランジスタの特性変動を抑制することが可能となるとしている。
このように、ダミーゲート316もしくはダミーパターン317を形成することで、拡散層322上のシリサイド層325の厚みを均一にし、トランジスタの特性変動を抑制することが可能となるとしている。
このため、ゲート電極間およびダミーパターンとゲート電極間に、拡散層、シリサイド層、半導体基板に応力を印加するためのストレスライナー膜等が均一に形成されるようになる。
すなわち、ゲート間隔に起因したトランジスタの特性変動を抑制することができる。
すなわち、ゲート間隔に起因したトランジスタの特性変動を抑制することができる。
すなわち、上記アクティブ領域12上にゲート絶縁膜14を介して複数のゲート電極15が形成されている。ここでは、一例として、3つのゲート電極15(15−1〜3)について示す。例えば、上記複数のゲート電極15は、ゲート電極15(15−1)とゲート電極15(15−2)との間隔D1と、ゲート電極15(15−2)とゲート電極15(15−3)との間隔D2とは異なる間隔に形成されている。
そして、上記ダミーパターン16は、上記ゲート電極15−1、ゲート電極15−2同士が隣接するゲート電極間の間隔D1、および上記ダミーパターン16(16−1)とそれと隣接する一方のゲート電極15−2との間隔d1、および上記ダミーパターン16(16−1)とそれと隣接する他方のゲート電極15−3との間隔d2が所定の範囲内となるように形成されている。
したがって、素子分離領域16(16−2)側にダミーパターン16(16−2)が形成されている。
これによって、上記間隔D1に対して、ゲート電極15−3とダミーパターン16−2との間隔d5がd5=D1であるか、d5=D1±δの範囲内となる。
このエッチングストッパ膜31は、引張応力を有する窒化シリコン膜、圧縮応力を有する窒化シリコン膜等で形成することにより、各ゲート電極15下部の半導体基板11に形成されるチャネル領域に応力を印加するためのストレスライナー膜として用いることもできる。
この点欠陥量の差により、その後の熱工程での不純物の過渡的な増速拡散が変化することになる。したがって、ソース・ドレイン領域22の不純物プロファイルが変化し、トランジスタ特性が変化することになる。
このような理由により、ソース・ドレイン領域22の面積は均一にすることが求められる。
すなわち、ゲート電極15間の間隔を一定にすることが求められるのである。
したがって、大きなソース・ドレイン領域22に隣接するチャネル領域には、ストレスライナー膜から大きな応力(引張応力もしくは圧縮応力)が印加されるが、小さなソース・ドレイン領域22に隣接するチャネル領域には、ストレスライナー膜から小さな応力(引張応力もしくは圧縮応力)が印加されることになる。
よって、ソース・ドレイン領域22の大きさによって、それに隣接するチャネル領域にかかる応力値が異なることになる。このことは、ソース・ドレイン領域22の面積、すなわちゲート電極15間の間隔によってトランジスタ特性、特に駆動電流が異なることを意味している。
そして、上記ダミーパターン16は、上記ゲート電極15−1、ゲート電極15−2同士が隣接するゲート電極間の間隔D1、および上記ダミーパターン16(16−1)とそれと隣接する一方のゲート電極15−2との間隔d1、および上記ダミーパターン16(16−1)とそれと隣接する他方のゲート電極15−3との間隔d2が所定の範囲内となるように形成されている。
このため、素子分離領域16(16−2)側にダミーパターン16(16−2)が形成されている。これによって、上記間隔D1に対して、ゲート電極15−3とダミーパターン16−2との間隔d5がd5=D1であるか、d5=D1±δの範囲内となっている。
また、上記第2実施例の半導体装置2では、前記第1実施例で説明した半導体装置1と同様な作用効果を得ることもできる。
これによって、ソース・ドレイン領域22−1、22−2間がスリット部拡散層24で電気的に接続されることから、ソース・ドレイン領域22−1、22−2間を配線で接続しなくとも、ソース・ドレイン領域22−1とソース・ドレイン領域22−2との間の電位差を解消することができる。
図面で示した一例では、ゲート長方向に隣接する分割されたダミーパターン16pがゲート幅方向にずらした状態で配列されている。
また図示はしていないが、上記第1スリット23−1と上記第2スリット23−2とを格子状に形成することもできる。
また図示はしていないが、ゲート幅方向に隣接する分割されたダミーパターン16pがゲート長方向にずらした状態で配列されていてもよい。
要するに、スリット23は、ダミーパターン16−1の両側に形成されるソース・ドレイン領域22−1、22−2を結ぶように形成されていればよい。
よって、ソース・ドレイン領域22−1、22−2間を配線で接続しなくとも、ソース・ドレイン領域22−1とソース・ドレイン領域22−2との間の電位差を解消することができる。
そして、上記ダミーパターン16は、上記ゲート電極15−1、ゲート電極15−2同士が隣接するゲート電極間の間隔D1、および上記ダミーパターン16(16−1)とそれと隣接する一方のゲート電極15−2との間隔d1、および上記ダミーパターン16(16−1)とそれと隣接する他方のゲート電極15−3との間隔d2が所定の範囲内となるように形成されている。
そこで間隔d4を所定の範囲内とするため、素子分離領域13(13−2)上から素子分離領域13(13−2)側のアクティブ領域12上にかかるようにダミーパターン16(16−2)が形成されている。これによって、上記間隔D1に対して、ゲート電極15−3とダミーパターン16−2との間隔d5がd5=D1であるか、d5=D1±δの範囲内となっている。
また、ダミーパターン16(16−1)およびダミーパターン16(16−2)は、次に説明するサイドウォール18とは別の絶縁膜で形成されたものであることから、サイドウォール18を形成するためのサイドウォール形成膜の膜厚に規定されずに膜厚を決定することができるので、例えばゲート電極15の高さと同等な高さに形成することが可能になる。
次にリソグラフィによってレジストパターニングを行なった後、そのパターニングしたレジストをエッチングマスクに用いて、RIE法により、上記ポリシリコン等の膜をエッチングして、ゲート電極15を形成する。ゲート電極15の最小長さは、例えば65nmテクノロジーノードの場合30nm〜50nm程度である。
その後、上記レジストを除去する。
例えば、CVD法にて、TEOS(Tetra Ethyl Ortho Silicate)膜もしくは窒化シリコン(SiN)膜を5nm〜20nm程度堆積し、その後、RIE法にて、ゲート電極15の側壁に上記オフセットスペーサー17を自己整合的に形成する。
また、LDD領域21を形成するときに、上記イオン注入後、必要に応じて不純物活性化のためのアニールを行う。
したがって、ダミーパターン16−1は、d1=D1およびd2=D1となるか、d1=D1およびd2=D1±δとなるか、d1=D1±δおよびd2=D1となるか、d1=D1±δおよびd2=D1±δになるように形成される。
これによって、上記間隔D1に対して、ゲート電極15−3とダミーパターン16−2との間隔d5がd5=D1となるか、d5=D1±δの範囲内となるようにする。
このサイドウォール形成膜は、例えばTEOS、窒化シリコン(SiN)、ホウ素シリケートガラス(BSG)、リンシリケートガラス(PSG)などを、例えばCVD法により10nm〜100nm程度の厚さに堆積させて形成する。絶縁膜は複数種類を組み合わせた積層膜とすることも可能である。
次いで、上記ダミーパターン16を形成する領域のサイドウォール形成膜上にエッチングマスク41を形成する。このエッチングマスク41は、通常のレジスト塗布技術およびリソグラフィー技術によって形成される。このとき、エッチングマスク41は、上記説明したようなゲート電極15とダミーパターン16との間隔が得られるような位置に形成される。
その後、上記エッチングマスク41を除去する。
その後、未反応な金属層を除去する。
これによって、ゲート電極15上、およびソース・ドレイン領域22上のみに、自己整合的に金属シリサイド層25が形成される。
その後、400℃〜600℃の熱処理を行うことで、金属膜の金属とシリコンをと反応させて、シリコンと金属膜とが接触している部分にのみ、自己整合的に金属シリサイド層25を形成する。
例えば、nチャネル型電界効果トランジスタには引張応力を有する窒化シリコン膜が用いられ、pチャネル型電界効果トランジスタには圧縮応力を有する窒化シリコン膜が用いられる。
また、上記窒化シリコン膜は、例えば30nm〜100nm程度の厚さに形成される。このエッチングストッパ膜31は、接続孔を形成するときに、一旦エッチングを停止させ、その後、次のエッチングで接続孔内の部分が除去されるものであるから、上記膜厚に設定されている。
すなわち、エッチングが停止できる膜厚として30nm程度以上とし、次のエッチングで除去できる膜厚、あるいはゲートとコンタクト間の微細化の観点から100nm程度以下としている。
また、ストレスライナー膜として用いる場合には、上記膜厚範囲で、適切なる応力が印加できる膜厚が選択されることになる。
この層間絶縁膜32は、例えば酸化シリコン系の膜、例えばノンドープシリケートガラス(NSG)膜、TEOS膜、高密度プラズマ(HDP)酸化シリコン膜などの酸化膜で、例えば化学気相成長(CVD)法で形成することができる。その膜厚は、ゲート電極15の高さより高くなるように形成されることが好ましい。例えば、層間絶縁膜32の表面を、例えば化学的機械研磨(CMP)透磁率の平坦化技術によって平坦化したときに、100nm〜500nm程度の膜厚を有することが好ましい。
また、酸化シリコン膜の誘電率よりも低い誘電率を有する、いわゆる低誘電率膜で形成することもできる。低誘電率膜としては、例えばポリアリールエーテル、ポリイミド系樹脂等の有機低誘電率膜があり、またポーラスシリカのような多孔質絶縁体、酸化炭化シリコン(SiOC)等からなる無機低誘電率膜がある。
上記配線35は、アルミニウム(Al)、銅(Cu)等の配線材料により形成される。
そして、図示はしていないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置1を形成する。
このため、ゲート電極15−1、ゲート電極15−2間およびダミーパターン16とそれと隣接するゲート電極15−2、ゲート電極15−2間に、拡散層からなるソース・ドレイン領域22、金属シリサイド層25、半導体基板11に応力を印加するためのストレスライナー膜となるエッチングストッパ膜31等が形成された場合、以下のような効果が得られる。
またソース・ドレイン領域22に形成される金属シリサイド層25の膜厚の均一化が図れる。
したがって、ゲート間隔に起因したトランジスタの特性変動を抑制することができる。
しかしながら、上記製造方法の第1実施例によれば、ゲート電極15−1、ゲート電極15−2間の領域、およびダミーパターン16−1とそれと隣接するゲート電極15−2、ゲート電極15−3間の領域、また、ゲート電極15−1と素子分離領域13−1間の領域、ゲート電極15−3とダミーパターン16−2間の領域を所定の範囲内に保つことができるので、ゲート間隔に起因したエッチングストッパ膜31の応力変動が抑制されるので、その応力変動に起因してトランジスタの特性の変動も抑制することができる。
したがって、そのほかの工程は、第1実施例と同様になる。
図10(1)に示すように、前記第1実施例と同様な方法によって、半導体基板11上にゲート絶縁膜14を介して形成されたゲート電極15の側壁に、オフセットスペーサ17を介してサイドウォール18を形成する。
次いで、各ゲート電極15の側壁にオフセットスペーサ17を形成する。このオフセットスペーサ17は、半導体基板11の全面に各ゲート電極15を被覆する状態に、絶縁膜(図示せず)を形成した後、その絶縁膜をエッチバックすることにより形成される。
次に、図10(2)に示すように、上記各ゲート電極15間の間隔を所定の範囲内とするため、ゲート電極15間の間隔が広い領域に、例えばゲート電極15−2とゲート電極15−3との間にダミーパターン16(16−1)を形成する。これと同時に、素子分離領域13(13−2)上から素子分離領域13(13−2)側のアクティブ領域12上にかかるようにダミーパターン16(16−2)を形成する。
この絶縁膜は、例えばTEOS、窒化シリコン(SiN)、ホウ素シリケートガラス(BSG)、リンシリケートガラス(PSG)などの膜を、例えばCVD法により、ゲート電極15と同等な高さに形成する。絶縁膜は複数種類を組み合わせた積層膜とすることも可能である。
次いで、上記ダミーパターン16を形成する領域の上記絶縁膜上にエッチングマスク41を形成する。このエッチングマスク41は、通常のレジスト塗布技術およびリソグラフィー技術によって形成される。このとき、エッチングマスク41は、下記に説明するようなゲート電極15とダミーパターン16との間隔が得られるような位置に形成される。
したがって、エッチングマスク41(41−1)は、これから形成されるダミーパターン16−1が、d1=D1およびd2=D1となるか、d1=D1およびd2=D1±δとなるか、d1=D1±δおよびd2=D1となるか、d1=D1±δおよびd2=D1±δになるように形成される。
これによって、上記間隔D1に対して、ゲート電極15−3とダミーパターン16−2との間隔d5がd5=D1となるか、d5=D1±δの範囲内となるようにする。
その後、上記エッチングマスク41を除去する。
例えば、隣接するゲート電極15間、およびゲート電極15とダミーパターン16間の間隔は、許容範囲内でばらつくことがある。例えば±δの範囲でばらつくことがある。
このような場合に、例えば、エッチングストッパ膜31から受ける応力を、隣接するゲート電極15間、およびゲート電極15とダミーパターン16間の間隔によらずに、所定の値に保つことが容易になる。言い換えれば、エッチングストッパ膜31から受ける応力を一定に保つような、ダミーパターン16の高さを得ることが容易になる。
例えば、ダミーパターン16の高さをゲート電極15の高さと同等に設定することで、たとえ、隣接するゲート電極15間、およびゲート電極15とダミーパターン16間の間隔が所定の範囲内でばらついたとしても、エッチングストッパ膜31から印加される応力をほぼ一定に保つことができるようになる。
ただし、周知のリソグラフィー技術およびエッチング技術を用いてダミーパターン16を形成する場合、ダミーパターン16の幅が最小パターンルール以上の幅とすることが必要である。
したがって、ダミーパターン16の幅が最小パターンルールよりも狭くなる場合には、ダミーパターン16は形成されないことになる。
よって、上記所定の範囲におけるδは、ダミーパターン16を形成する際の最小パターンルールの幅とすることもできる。
Claims (8)
- 半導体基板のアクティブ領域上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記アクティブ領域上の少なくとも前記ゲート電極間の一部に形成されたダミーパターンとを有し、
前記ゲート電極同士が隣接するゲート電極間の間隔、および前記ダミーパターンとそれと隣接する前記ゲート電極との間隔が所定の範囲内となるように前記ダミーパターンが形成されている
ことを特徴とする半導体装置。 - 前記ダミーパターンは、前記ゲート電極の側壁に形成されるサイドウォールを形成するときに用いたサイドウォール形成膜の一部を用いて形成されている
ことを特徴とする請求項1記載の半導体装置。 - 前記ゲート電極および前記ダミーゲートを被覆するように、前記半導体基板に応力を印加するためのストレスライナー膜が形成されている
ことを特徴とする請求項1記載の半導体装置。 - 前記ダミーパターンの両側の前記半導体基板に形成されている拡散層同士が配線にて接続されている
ことを特徴とする請求項1記載の半導体装置。 - 前記ダミーパターンに前記半導体基板に達するスリットが形成されている
ことを特徴とする請求項1記載の半導体装置。 - ダミーパターンは前記ゲート電極の側壁に形成されるサイドウォールを形成するサイドウォール形成膜とは別の絶縁膜で形成されている
ことを特徴とする請求項1記載の半導体装置。 - 半導体基板のアクティブ領域上にゲート絶縁膜を介して複数のゲート電極を形成する工程と、
前記ゲート電極を被覆するように前記半導体基板上にサイドウォール形成膜を形成する工程と、
前記サイドウォール形成膜上でかつ少なくとも前記ゲート電極間の一部にエッチングマスクを形成する工程と、
前記エッチングマスクを用いて前記サイドウォール形成膜をエッチバックし、前記ゲート電極の側壁にサイドウォールを形成すると同時に、前記アクティブ領域上の少なくとも前記ゲート電極間の一部にダミーパターンを形成する工程とを有し、
前記エッチングマスクは、前記ゲート電極同士が隣接するゲート電極間の間隔、および前記ダミーパターンとそれと隣接する前記ゲート電極との間隔が所定の範囲内となるように形成される
ことを特徴とする半導体装置の製造方法。 - 半導体基板のアクティブ領域上にゲート絶縁膜を介して複数のゲート電極を形成する工程と、
前記ゲート電極を被覆するように前記半導体基板上にサイドウォール形成膜を形成した後、前記サイドウォール形成膜をエッチバックして、前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールを形成した後に前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上でかつ少なくとも前記ゲート電極間の一部にエッチングマスクを形成する工程と、
前記エッチングマスクを用いて前記サイドウォール形成膜をエッチングし、前記アクティブ領域上の少なくとも前記ゲート電極間の一部にダミーパターンを形成する工程とを有し、
前記エッチングマスクは、前記ゲート電極同士が隣接するゲート電極間の間隔、および前記ダミーパターンとそれと隣接する前記ゲート電極との間隔が所定の範囲内となるように形成される
ことを特徴とする半導体装置の製造方法。
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KR20100088854A (ko) * | 2009-02-02 | 2010-08-11 | 삼성전자주식회사 | 반도체 장치 및 그의 제조 방법 |
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US20130119435A1 (en) * | 2011-11-15 | 2013-05-16 | Avago Technologies Wiresess IP (Singapore) Pte. Ltd. | Dielectric dummification for enhanced planarization with spin-on dielectrics |
US8470655B1 (en) * | 2012-04-18 | 2013-06-25 | United Microelectronics Corp. | Method for designing stressor pattern |
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US10249621B2 (en) * | 2016-12-15 | 2019-04-02 | Texas Instruments Incorporated | Dummy contacts to mitigate plasma charging damage to gate dielectrics |
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07201858A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
JPH08288295A (ja) * | 1995-04-18 | 1996-11-01 | Sony Corp | 半導体装置の製造方法 |
JPH10200109A (ja) * | 1997-01-07 | 1998-07-31 | Toshiba Corp | 半導体装置及びその製造方法及び半導体基板 |
JPH11214634A (ja) * | 1998-01-13 | 1999-08-06 | Lg Semicon Co Ltd | Esd保護回路及びその形成方法 |
JP2006278952A (ja) * | 2005-03-30 | 2006-10-12 | Elpida Memory Inc | 半導体装置 |
JP2007123442A (ja) * | 2005-10-26 | 2007-05-17 | Matsushita Electric Ind Co Ltd | 半導体回路装置、その製造方法及びそのシミュレーション方法 |
Family Cites Families (5)
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---|---|---|---|---|
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07201858A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
JPH08288295A (ja) * | 1995-04-18 | 1996-11-01 | Sony Corp | 半導体装置の製造方法 |
JPH10200109A (ja) * | 1997-01-07 | 1998-07-31 | Toshiba Corp | 半導体装置及びその製造方法及び半導体基板 |
JPH11214634A (ja) * | 1998-01-13 | 1999-08-06 | Lg Semicon Co Ltd | Esd保護回路及びその形成方法 |
JP2006278952A (ja) * | 2005-03-30 | 2006-10-12 | Elpida Memory Inc | 半導体装置 |
JP2007123442A (ja) * | 2005-10-26 | 2007-05-17 | Matsushita Electric Ind Co Ltd | 半導体回路装置、その製造方法及びそのシミュレーション方法 |
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