JP4117257B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、特にＭＯＳトランジスタを備えた半導体装置およびその製造方法に関する。

近年、ＭＯＳトランジスタを含むＬＳＩは、なお一層の高速化及び高集積化を図るため、該ＭＯＳトランジスタの微細化がますます強く要望されている。

ＭＯＳトランジスタの微細化を進展するには、トランジスタのゲート長及びゲート幅の各寸法を縮小するだけではなく、ソースドレイン拡散層の接合面を浅くする浅接合化をも行なう必要がある。また、微細化のために、ソースドレイン拡散層にＬＤＤ（Lightly Doped Drain）構造を設けることも行われている（例えば、特許文献１）。

一方で、ゲート長の縮小化にともなうゲート電極のシート抵抗増大や、ソースドレイン拡散層の縮小化と浅接合化にともなう拡散層のシート抵抗増大を補う必要性がある。

これらの抵抗増大に対処するために最近では、ゲート電極上部およびソースドレイン拡散層表面を、低抵抗であるシリサイド化するサリサイドプロセスが多用されるようになった。サリサイドプロセスは、ポリシリコンで形成されたゲート電極上部とソースドレイン拡散層である基板のシリコン表面部に高融点金属（例えば、Ｃｏ、Ｔｉ、Ｎｉ）をスパッタリング法を用いて堆積し、その後の熱処理によりゲート電極上部ではポリシリコンと、ソースドレイン拡散層表面はシリコンと高融点金属膜とを反応させてシリサイド層を形成し、低抵抗化を図るものである。
特開平２００２−１９０５８９号公報

ＭＯＳトランジスタを含むＬＳＩでは、複数のゲート電極同士が隣り合って配列されている領域が存在する。このような領域に高融点金属を堆積させると、スパッタリング法のステップカバレッジの悪さに由来して、二つのゲート電極の間に挟まれたソースドレイン拡散層の表面に堆積する金属膜の厚みは、ゲート電極配列の端であって片側にのみゲート電極が存しているソースドレイン拡散層の表面に堆積する金属膜の厚みよりも薄くなる。従って、ソースドレイン拡散層表面のシリサイド層も、二つのゲート電極の間であるか否かによって厚みに差が生じる。

上記のようにソースドレイン拡散層表面のシリサイド層の厚みに差があると、以下のような問題が生じる。

シリサイド層が厚い部分では、ソースドレイン拡散層の拡散層深さを浅くできないため、浅接合化を行うと接合リーク電流が非常に大きくなり、特性劣化の原因となる。逆にシリサイド層が薄い部分では、シート抵抗の低減が十分ではなく、薄くなりすぎると断線等が引き起こされる可能性が高い。

ソースドレイン拡散層表面のシリサイド層の厚みの差を小さくするには、ゲート電極高さを低減すればよいのであるが、トランジスタ特性を保持しつつゲート電極高さすなわちポリシリコン膜厚を薄膜化するのは、非常に困難になりつつある。これは、ポリシリコン膜厚を薄膜化すると、ソースドレイン電極を形成する際のイオン注入時に、グレインバウンダリーに沿ってイオンがチャネリングを起こし、ゲート電極の下に不安定にイオンが注入され、トランジスタのソース-ドレイン間のリーク電流が増加するためである。したがって、簡単にはポリシリコン膜厚を薄膜化することができない。

また、上記の課題を解決することを目的に、高融点金属膜を堆積する場合により指向性を持たせるためのスパッタリング法としてコリメーションスパッタリングも提案されている。コリメーションスパッタリング法を用いて高融点金属膜を形成した場合、上記従来例で示した薄膜領域と厚膜領域の膜厚差は少なくなるので課題を解決する一手段となる。

しかしながら、薄膜領域と厚膜領域の膜厚差は少なくすることのみでは、今日の半導体装置の微細化に対応できなくなってきている。すなわち、ゲート長が０．１５μｍ以下になってくると、ゲート長及びゲート幅が小さくなるため、ゲート電極上のシリサイド膜の形成が困難となってきているからである。シリサイド形成プロセスが不十分であるとすぐに断線してしまい、歩留り低下の大きな原因となる。したがって、今後の微細化プロセスにおけるシリサイド膜の形成は、ゲート電極上はできるだけ厚膜化し、ソースドレイン拡散層上のシリサイド膜は薄膜化（接合深さが浅くなるため）することが目標となる。

本発明は、このような事情に鑑みてなされたものであり、その目的とするところは、ソースドレイン拡散層におけるシリサイド層厚みが均一でかつゲート電極上のシリサイド層厚みは断線のおそれがない厚いものである半導体装置およびその製造方法を提供することにある。

本発明の第１の半導体装置は、ゲート電極を有するＭＯＳトランジスタを備えた半導体装置であって、前記ゲート電極の両側には、ダミーパターンが離間して配置されており、前記ゲート電極の上部には、第１のシリサイド層が形成されており、前記ゲート電極と前記ダミーパターンとの間に位置する領域には、第２のシリサイド層が形成されており、前記第１のシリサイド層の厚さは、前記第２のシリサイド層の厚さよりも厚い。

本発明の第２の半導体装置は、複数のゲート電極を有するＭＯＳトランジスタを備えた半導体装置であって、前記ゲート電極の両側には、当該ゲート電極とは異なる他のゲート電極およびダミーパターンの少なくとも一方が離間して配置されており、前記ゲート電極の上部には、第１のシリサイド層が形成されており、前記ゲート電極と、当該ゲート電極とは異なる前記他のゲート電極および前記ダミーパターンの少なくとも一方との間に位置する領域には、第２のシリサイド層が形成されており、前記第１のシリサイド層の厚さは、前記第２のシリサイド層の厚さよりも厚い。

ある実施形態において、前記ダミーパターンは、ゲート電極の形状を有する電極パターンであるダミーゲート電極であり、かつ前記半導体装置における半導体集積回路に電気的に接続されていない電極である。

ある実施形態において、前記ダミーパターンは、絶縁体から構成されているパターンである。

ある実施形態において、前記ダミーパターンは、ゲート電極の形状を有する電極パターンであるダミーゲート電極であり、かつ前記半導体装置における半導体集積回路に電気的に接続されていない電極、あるいは絶縁体から構成されているパターンである。

ある好適な実施形態において、前記ＭＯＳトランジスタは、素子分離絶縁膜に囲まれた素子領域に形成されており、前記絶縁体から構成されているパターンは、前記素子分離絶縁膜の上に形成されている。

前記第２のシリサイド層の厚さは、前記第１のシリサイド層の厚さの８０％以下であることが好ましい。

前記ＭＯＳトランジスタは、素子分離絶縁膜に囲まれた素子領域に形成されており、前記第２のシリサイド層の厚みは、前記素子領域における当該第２のシリサイド層の最大厚みをＴＭ、最小厚みをＴｍとしたときに、２（ＴＭ−Ｔｍ）／（ＴＭ＋Ｔｍ）＜０．３を満たすことが好ましい。

前記ゲート電極の側壁面から当該ゲート電極の隣に位置する前記他のゲート電極または前記ダミーパターンの側壁面までの距離Ａは、前記ゲート電極の高さＢに対して、Ａ≦２Ｂの関係を有することが好ましい。

ある好適な実施形態において、前記ＭＯＳトランジスタは、素子分離絶縁膜に囲まれた素子領域に形成されており、前記ゲート電極は、略平行に延びる二つの部分と、当該二つの部分のそれぞれの一端を接続している接続部分とからなり、前記接続部分は、前記素子分離絶縁膜上に位置し、前記素子分離絶縁膜と前記素子領域との境界から前記接続部分までの距離Ｃは、前記ゲート高さＢに対して、Ｃ≧２Ｂの関係を有する。

前記ＭＯＳトランジスタは、ゲート長が０．１５μｍ以下のトランジスタであることが好ましい。

前記第１のシリサイド層および前記第２のシリサイド層は、ＣｏＳｉ_x、ＴｉＳｉ_x、ＮｉＳｉ_xおよびＰｔＳｉ_xからなる群から選ばれた一つを含み、０＜ｘ≦２であることが好ましい。

本発明の第３の半導体装置は、複数のゲート電極を有するＭＯＳトランジスタを備えた半導体装置であって、前記ゲート電極は、少なくとも表面にシリコン層を有する半導体基板の上に形成されており、前記ＭＯＳトランジスタは、ゲート長が０．１５μｍ以下のトランジスタであって、素子分離絶縁膜に囲まれた素子領域に形成されており、前記ゲート電極の両側には、当該ゲート電極と異なる他のゲート電極およびダミーパターンの少なくとも一方が離間して配置されており、前記ゲート電極および前記他のゲート電極の側壁に隣接してサイドウォールが設けられており、前記ゲート電極の上部には、第１のシリサイド層が形成されており、前記ゲート電極と、当該ゲート電極と異なる前記他のゲート電極および前記ダミーパターンの少なくとも一方との間に位置する前記素子領域における前記半導体基板の表面には、第２のシリサイド層が形成されており、前記第１のシリサイド層の厚さは、前記第２のシリサイド層の厚さよりも厚い。

ある実施形態において、前記ダミーパターンは、ゲート電極の形状を有する電極パターンであるダミーゲート電極であってその側壁にサイドウォールが設けられ、かつ前記半導体装置における半導体集積回路に電気的に接続されていない電極である。

ある実施形態において、前記ダミーパターンは、絶縁体から構成されているパターンである。

ある実施形態において、前記ダミーパターンは、ゲート電極の形状を有する電極パターンであるダミーゲート電極であってその側壁にサイドウォールが設けられ、かつ前記半導体装置における半導体集積回路に電気的に接続されていない電極、あるいは絶縁体から構成されているパターンである。

ある好適な実施形態において、前記絶縁体から構成されているパターンは、前記素子分離絶縁膜の上に形成されている。

本発明の第１の半導体装置の製造方法は、少なくとも表面にシリコン層を有する半導体基板の上にゲート絶縁膜を形成し、その上にアモルファスシリコン又はポリシリコン膜を堆積する工程と、前記アモルファスシリコン又はポリシリコン膜をパターニングしてゲート電極と、当該ゲート電極の両側に離間して位置し当該ゲート電極とは異なる他のゲート電極およびダミーゲート電極の少なくとも一方の電極とを形成する工程と、前記半導体基板に不純物をドープしてソースおよびドレインとなる不純物拡散層を形成する工程と、前記半導体基板と、前記ゲート電極と、前記他のゲート電極又は前記ダミーゲート電極との上に金属膜を堆積させ熱処理を行って、前記半導体基板上と、前記ゲート電極上と、前記他のゲート電極および前記ダミーゲート電極の少なくとも一方の電極上とにシリサイドを形成する工程とを含む。

前記ゲート電極の側壁と、前記他のゲート電極および前記ダミーゲート電極の少なくとも一方の電極の側壁とにそれぞれ隣接しているサイドウォールを形成する工程をさらに含むことが好ましい。

本発明の第２の半導体装置の製造方法は、少なくとも表面にシリコン層を有する半導体基板の上にゲート絶縁膜を形成し、その上にアモルファスシリコン又はポリシリコン膜を堆積する工程と、前記アモルファスシリコン又はポリシリコン膜をパターニングして複数の整列したゲート電極を形成する工程と、前記半導体基板に不純物をドープしてソースおよびドレインとなる不純物拡散層を形成する工程Ａと、前記半導体基板の上に絶縁層を堆積させる工程Ｂと、前記整列したゲート電極の整列方向における両側であって当該ゲート電極から離間した位置に、前記絶縁層をパターニングしてダミーパターンを形成する工程Ｃと、前記半導体基板と、前記ゲート電極と、前記ダミーパターンとの上に金属膜を堆積させ熱処理を行って、前記半導体基板上と、前記ゲート電極上とにシリサイドを形成する工程とを含む。前記工程Ａは、前記工程Ｂおよび前記工程Ｃよりも先に行ってもよいし、後に行ってもよい。

本発明の第３の半導体装置の製造方法は、少なくとも表面にシリコン層を有する半導体基板に素子分離絶縁膜を形成して、当該素子分離絶縁膜によって囲まれた素子領域を形成する工程と、前記半導体基板の上にゲート絶縁膜を形成し、その上にアモルファスシリコン又はポリシリコン膜を堆積する工程と、前記アモルファスシリコン又はポリシリコン膜をパターニングして、前記素子領域の上にゲート電極を形成し、前記素子分離絶縁膜の上であって当該ゲート電極と隣り合う位置にダミーゲート電極を形成する工程と、前記半導体基板に不純物をドープしてソースおよびドレインとなる不純物拡散層を形成する工程と、前記半導体基板の上に絶縁層を堆積させる工程と、前記素子分離絶縁膜の上であって当該ゲート電極と隣り合う位置に、前記絶縁層をパターニングしてダミーパターンを形成する工程と、前記半導体基板と、前記ゲート電極と、前記ダミーゲート電極と、前記ダミーパターンとの上に金属膜を堆積させ熱処理を行って、前記半導体基板上と、前記ゲート電極上と、前記ダミーゲート電極上とにシリサイドを形成する工程とを含む。

前記ゲート電極の側壁と前記ダミーゲート電極の側壁とにそれぞれ隣接しているサイドウォールを形成する工程をさらに含むことが好ましい。

前記金属膜は、Ｃｏ、Ｔｉ、ＮｉおよびＰｔからなる群から選ばれた一つを含有することが好ましい。

本発明に係る半導体装置および半導体装置の製造方法を採用することによって、ソースドレイン拡散層上のシリサイド膜厚を実質的に均一にして、且つゲート電極上とソースドレイン拡散層上との間で、シリサイド膜厚差を生じさせることが可能となった。ゲート電極高さＢが高ければ高いほど、又、ゲート電極間距離Ａ（ゲート電極-ダミーパターン間距離）が短ければ短いほど、ゲート電極上とソースドレイン拡散層上との間で膜厚差を大きくすることが可能である。

したがって、微細化にともなって要求される、ゲート電極上シリサイド膜の厚膜化（シート抵抗低減と断線防止）と、ソースドレイン拡散層の浅接合化にともなうシリサイド膜厚の薄膜化（接合リーク電流上昇の防止）とを両立させることが可能となる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

本発明の実施の形態を説明する前に、比較例として本発明を適用していない半導体装置について、図６を用いて説明する。なお、図６（ａ）は、平面図であり、図６（ｂ）はＸ−Ｘ’線断面図であり、図６（ｃ）はＹ−Ｙ’線断面図である。

図６に示す比較例の半導体装置では、素子分離絶縁膜１０１で囲まれた素子領域（ゲート電極１０８およびソースドレイン拡散層１０５が形成される領域）にゲート電極１０８がコの字に曲がって形成されている。

図６において、素子分離絶縁膜１０１は、トランジスタ間を電気的に分離するための分離絶縁膜である。１０２は、トランジスタのゲート絶縁膜である。１０３は、ゲート電極１０８を構成するポリシリコン膜である。ゲート電極１０８は、ポリシリコン膜に代えて、アモルファスシリコン膜によって構成されていてもよい。１０４は、ＬＤＤ（lightly doped drain）注入、エクステンション（ＥＸ）注入、Ｐｏｋｅｔ注入等を実施した後に形成される、絶縁膜からなるサイドウォールである。１０５は、ソースドレイン拡散層であって、高濃度のイオンを注入し熱処理を実施して形成される。１０６は、ゲート電極１０８となるポリシリコン上に形成されたシリサイド膜である。１０７ａは、ソースドレイン拡散層１０５上に形成されたシリサイド膜、１０７ｂもまたソースドレイン拡散層１０５上に形成されたシリサイド膜である。

ゲート電極１０８上およびソースドレイン拡散層１０５上に形成されるシリサイド膜１０６，１０７ａ，１０７ｂは、スパッタリング法を用いて高融点金属（例えば、Ｃｏ、Ｔｉ、ＮｉまたはＰｔ）膜を堆積した後、熱処理を行うことで、下地のポリシリコン膜１０３およびソースドレイン拡散層１０５を形成するシリコン基板と反応させて形成される。

一般的に、上記高融点金属膜の堆積は、上述のようにスパッタリング法を用いて堆積されるが、スパッタリング法によって堆積された高融点膜のステップカバレッジは良くない。すなわち、スパッタリングによって堆積する高融点金属粒子の指向性は良くない。

したがって、図６に示した半導体装置では、一定の高さを有するゲート電極１０８が存在するため、コの字状のゲート電極１０８間に囲まれた拡散層１０５領域（１０７ａの領域）に堆積される高融点金属膜の膜厚は、横方向に他のゲート電極１０８がない拡散層１０５領域（１０７ｂの領域）に堆積される高融点金属膜の膜厚に比べて薄くなる。それゆえ、高融点金属膜堆積後の熱処理によって形成されるシリサイド膜厚は、コの字状のゲート電極１０８に囲まれた１０７ａの領域の方がゲート電極１０８に囲まれていない１０７ｂの領域に比べて薄くなる。この現象は、ゲート電極１０８高さが高ければ高いほど、又、ゲート電極１０８間の距離が狭ければ狭いほど顕著となり、シリサイド膜１０７ａ，１０７ｂの厚みの差が大きくなる。

このように、シリサイド膜１０７ａ，１０７ｂの厚みの差が大きくなると、まず浅接合化の点で問題が生じる。すなわち、半導体装置の高性能化のために、ＭＯＳトランジスタの微細化を進展するには、トランジスタのゲート長及びゲート幅の各寸法を縮小するだけではなく、ソースドレイン拡散層１０５の接合面を浅くする浅接合化をも行なう必要があるのであるが、上記の従来の半導体装置では、１０７ｂの領域のシリサイド膜厚が厚く形成されるため、１０７ｂの領域の拡散層深さを浅くできない。この場合に無理に拡散層深さを浅くすると、拡散層１０５を浅接合化したときに接合リーク電流が非常に大きくなり特性劣化の原因となることが問題となる。

また、シリサイド膜厚が相対的に薄膜化された領域である１０７ａでは、シート抵抗の低減が十分でなく、加えて、薄膜化が大きくなると断線等の問題を引き起こす可能性が高い。

さらに、図６（ｃ）にも示したように、三方をゲート電極１０８に囲まれた領域である１０７ａ２の箇所では、ゲート電極１０８の平行部分に挟まれた１０７ａの領域の中においてもシリサイド膜厚がより薄くなる。すなわちシリサイド膜厚は、１０７ａ３＜１０７ａ２＜１０７ａ１となり、シリサイドの厚膜領域と薄膜領域の差がいっそう大きくなる。

これらの対策を行うために、スパッタリングで堆積する高融点金属膜の膜厚を薄くすれば、ゲート電極１０８上に堆積される高融点金属膜の膜厚や、ゲート電極１０８の平行な部分の間のソースドレイン拡散層１０５上のシリサイド膜（１０７ａの領域）の膜厚がより一層非常に薄くなり、シート抵抗低減がより困難となる。特に、ゲート電極１０８上に形成するシリサイド膜１０６は、下地のポリシリコン膜１０３がグレインを有することおよび高濃度にドーピングされていることからシリサイド形成が困難となり、断線を引き起こす場合が生じる。

特に設計ルールが０．１５μｍ以下となって、例えば、ゲート長が６０〜７０ｎｍと非常に細くなってきている現在では、従来の高融点金属膜厚でも、ゲート電極１０８上のシリサイド膜１０６の形成が非常に困難となってきている。シリサイド形成プロセスが不十分であるとすぐに断線してしまい、歩留り低下の大きな原因となる。

本願発明者らは、上述の問題を解決するために、ソースドレイン拡散層１０５上のシリサイド膜１０７ａ，１０７ｂの厚みの差を解消すればよいことに思い至り、検討を続けた結果、高融点金属膜を堆積させる際にソースドレイン拡散層１０５のあらゆる場所でほぼ同じ堆積条件となる方法を考えついて、本願発明に至った。

以下、図面を参照しながら、本発明による実施の形態を説明する。以下の図面においては、説明の簡素化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施の形態に限定されない。

（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態における半導体装置の平面図であり、図１（ｂ）は、図１（ａ）におけるＸ−Ｘ’線断面図である。

本実施形態の半導体装置は、素子分離絶縁膜１で囲まれた素子領域１０（ゲート電極８およびソースドレイン拡散層５が形成される領域でアクティブ領域ともいう）に形成されたＭＯＳトランジスタ２０を備えたものであり、半導体基板３０上に２本のゲート電極８，８’が形成されている。そして、ゲート電極８，８’の一方の側方には、ダミーゲート電極９，９が配置されている。ダミーゲート電極９，９は、素子分離絶縁膜１上に配置されている。

本実施形態の半導体装置において、素子分離絶縁膜１はトランジスタ間を電気的に分離するためのものである。この素子分離絶縁膜１に囲まれた素子領域１０の上にゲート電極８を構成するポリシリコン膜３、及び素子分離絶縁膜１上にダミーゲート電極９を構成するポリシリコン膜３が形成されている。ここで２は、トランジスタのゲート絶縁膜である。ポリシリコン膜３は、膜の堆積時にはアモルファスシリコン膜であってもよい。このポリシリコン膜３の上には、第１のシリサイド層６が形成されている。４は、ＬＤＤ注入、エクステンション（ＥＸ）注入、Ｐｏｃｋｅｔ注入等を実施した後に形成される絶縁膜であるサイドウォールである。また、素子領域１０のゲート電極８、８’が形成されてない部分には、高濃度のイオンが注入されてその後に熱処理を施されて形成されたソースドレイン拡散層５（不純物拡散層）が存している。さらに、このソースドレイン拡散層５の上には第２のシリサイド層７が形成されている。

本実施形態の半導体装置では、ダミーゲート電極９，９は、ゲート電極８，８’と同じ形状を有している電極パターンであり、ゲート絶縁膜２の有無の違いを除けば、構造もゲート電極８，８’と同じである。つまりダミーゲート電極９，９は、半導体集積回路の素子（電極、抵抗、キャパシタなど）あるいは素子の一部を構成していないダミーパターンの一種である。ダミーパターンは、その有無によって半導体集積回路の動作に変わりはない。つまり、ダミーパターンがなくても半導体集積回路は正常に作動する。また、図７に示すように、ゲート電極８，８’は、コンタクト電極４０，４０を介して層間絶縁膜４４の上に形成された上層配線４２，４２に接続されており、半導体装置における半導体集積回路に電気的に接続している。しかし、ダミーゲート電極９，９は、半導体装置における半導体集積回路に電気的に接続されておらず、第２のシリサイド層７の厚みの均一性を向上させるために形成されている。

図１の左側のゲート電極８の両側には、別のゲート電極８’とダミーゲート電極９とがそれぞれ離間して配置されている構成となっており、右側のゲート電極８’も同様に両側に別のゲート電極８とダミーゲート電極９とがそれぞれ離間して配置されている。このような配置になっているので、ソースドレイン拡散層５上に形成される第２のシリサイド層７の厚みが均一となる。つまり、スパッタリング時の環境をソースドレイン拡散層５の任意の場所で同じになるようにしているため、ソースドレイン拡散層５上のあらゆる箇所の高融点金属膜が実質的に均一に且つゲート電極８，８’上に比べて薄膜で堆積されるからである。

さらに、本実施形態では、隣あうゲート電極間距離およびゲート電極−ダミーゲート電極間距離（両電極の側壁間の距離）がＡという値で統一されているため、第２のシリサイド層７は厚みがより均一になるように形成される。この厚みの均一性は、素子領域１０における第２のシリサイド層７の最大厚みをＴＭ、最小厚みをＴｍとしたときに、２（ＴＭ−Ｔｍ）／（ＴＭ＋Ｔｍ）＜０．３という関係式を満たすものであることが好ましい。この式の値が０．３以上であると、ソースドレイン拡散層５を浅接合化する際に接合リーク電流が非常に大きくなること及びシート抵抗を低減させることが困難であることことから特性劣化の原因となってしまう。この値が０．２未満であると、接合リーク電流のばらつきが一層小さくなりシート抵抗も一層低くできてより好ましく、０．１未満であると理想的でありさらに好ましい。

一方で、ゲート電極８，８’及びダミーゲート電極９，９上に堆積される高融点金属膜の膜厚は、ソースドレイン拡散層５上の高融点金属膜の膜厚に対して厚膜で堆積される。これは、拡散層５上のように両脇に堆積の邪魔をするものがないからである。つまり、スパッタリング法による高融点金属膜の形成工程においてステップカバレッジが悪いため、ゲート電極８，８’及びダミーゲート電極９，９上の方がソースドレイン拡散層５上よりも形成される高融点金属膜の膜厚が厚くなり、従って第１のシリサイド層６の方が第２のシリサイド層７よりも厚くなる。

このように第２のシリサイド層７に比べて第１のシリサイド層６の方を厚く形成できるので、ゲート電極８，８’の断線のおそれが非常に小さくなる。両層６，７の厚みの比は、第２のシリサイド層７の厚さが第１のシリサイド層６の厚さの８０％以下であることが好ましく、５０％以下であるとゲート電極８，８’の断線のおそれがさらに小さくなりより好ましいが、第２のシリサイド層７も一定の厚みが必要なので、２０％以下とすることは好ましくない。

次に、本実施形態に係る半導体装置の製造方法について説明をする。

図２（ａ）〜（ｅ）は、半導体装置の製造の各工程における断面図を順次示したものである。

図２（ａ）は、半導体基板３０に、ＭＯＳトランジスタ素子間を電気的に分離する素子分離絶縁膜１を形成し、閾値電圧制御用の不純物注入等を実施し、さらに半導体基板３０上にゲート絶縁膜２を形成した後、ポリシリコン膜３を堆積する工程を終えた状態である。ここで、素子分離絶縁膜１の深さは３００ｎｍとし、ゲート絶縁膜２厚は２．５ｎｍであって、ポリシリコン膜３は３００ｎｍ堆積させた。

図２（ｂ）は、ゲート電極パターンをリソグラフィーにてパターンニングしドライエッチングにてポリシリコン膜３をエッチングする工程を終えた状態である。この工程にて、ゲート電極８，８’とダミーゲート電極９，９を同時にパターニングした。特に、ゲート電極間およびゲート電極-ダミーゲート電極間の距離Ａは固定値で３００ｎｍに設定してパターニングを行った。なお、第１のシリサイド層６形成後の最終的なゲート電極８，８’高さ及びダミーゲート電極９，９高さＢが、ゲート電極間距離Ａ（＝ゲート電極-ダミーゲート電極距離）と略同等となるように設定している。

図２（ｃ）は、ＬＤＤ注入やＥＸ注入、Ｐｏｃｋｅｔ注入等を実施した後に絶縁膜を堆積し、ＲＩＥ（reactive ion etching）によりその絶縁膜をドライエッチングしてサイドウォール４を形成する工程と、その後にソースドレイン不純物注入、活性化を実施しソースドレイン拡散層５を形成する工程を終えた状態である。サイドウォール４は、ダミーゲート電極９，９の側壁にも隣接して設けられている。

図２（ｄ）は、高融点金属膜１１としてＣｏ膜を８ｎｍの膜厚で、さらにその上にＣｏ膜の酸化を防ぐためのＴｉＮ膜を２０ｎｍの膜厚でスパッタリング法を用いて堆積した状態である。なお、高融点金属膜１１をスパッタリングにて堆積したために、ステップカバレッジが悪くゲート電極８，８’及びダミーゲート電極９，９上では厚く、ゲート電極間およびゲート電極−ダミーゲート電極間のソースドレイン拡散層５上ではそれよりも薄く堆積される。本実施形態の場合、ＴｉＮ膜下に堆積されるＣｏの膜厚は、ゲート電極８，８’上では目標膜厚である８ｎｍになったが、ソースドレイン拡散層５上ではその半分の膜厚である４ｎｍになった。

図２（ｅ）は、ＲＴＡ（Rapid Thermal Anneal）法を用いて４５０℃９０秒の熱処理をし、その後で、絶縁膜上の未反応Ｃｏ膜とＴｉＮ膜とを選択ウエットエッチングして除去し、さらに第２の熱処理として８５０℃３０秒の熱処理を実施する工程を終えた状態である。こうして本実施形態の半導体装置が形成される。このとき第１のシリサイド層６の厚みは３０ｎｍであり、第２のシリサイド層７の厚みはその半分の１５ｎｍであった。また、第２のシリサイド層７の厚みの均一性２（ＴＭ−Ｔｍ）／（ＴＭ＋Ｔｍ）は、０．２であった。

本実施形態の半導体装置では、ゲート電極間距離及びゲート電極-ダミーゲート電極間距離Ａをゲート電極高さ及びダミーゲート電極高さＢとを略同等に設定したが、この電極間距離Ａを小さくするほど、又は、電極高さＢを大きくするほど第１のシリサイド層６と第２のシリサイド層７との厚み差を大きくすることができる。ここで、Ａ≦２Ｂの関係式を満たせば、第１のシリサイド層６と第２のシリサイド層７との厚み差が実用的な大きさとなり好ましい。

また、本実施形態の半導体装置は、ゲート長が０．１５μｍよりも小さい０．１μｍで設計されている。このようにゲート長が小さいものであっても本実施形態の半導体装置は、第１のシリサイド層６を十分に厚くすることができて、断線を防止できる。

このように本実施形態では、シリサイド層６，７の厚みに関して、ゲート電極８，８’とソースドレイン拡散層５上では約２倍の膜厚差を生じさせることが可能となったが、ゲート電極高さＢが高ければ高いほど、又、ゲート電極間距離Ａ（ゲート電極-ダミーゲート電極間距離）が短ければ短いほど膜厚差を大きくすることが可能となり、更に、全ゲート電極領域で距離Ａが統一されている場合、拡散層５上のシリサイド膜厚も均一となる。

したがって、微細化にともなって要求される、ゲート電極８，８’上のシリサイド膜６の厚膜化（シート抵抗低減と断線防止）と、ソースドレイン拡散層５の浅接合化にともなうシリサイド膜７厚の薄膜化（接合リーク電流上昇の防止）との両立が可能となる。

なお、本実施形態では、ダミーゲート電極９とゲート電極８とは電気的に接続していないが、両者を電気的に接続させても構わない。

（第２の実施形態）
本発明の第２の実施形態について図面を参照しながら説明する。本実施形態は、第１の実施形態とはゲート電極８の構成のみが異なっているので、異なっている部分を説明する。また、構成が図６の比較例と類似しているので、比較例との対比も示す。

図３は、本発明の第２の実施形態における半導体装置の平面図を示す。

図３の半導体装置では、第１の実施形態と同様に、素子分離絶縁膜で囲まれた素子領域１０上にコの字状のゲート電極８の平行に並んだ二つの部分２１、２１が形成されている例を示しており、ダミーゲート電極９，９も素子分離絶縁膜上に配置してある。又、素子分離酸化膜上にゲート電極８の平行に並んだ二つの部分２１，２１の接続部分２２が形成されている。

本実施形態が図６に示した比較例と異なっている点は、素子領域１０上でゲート電極８の平行に並んだ二つの部分２１，２１を接続せず、素子分離絶縁膜上で接続している点である。

本実施例においては、ゲート電極８の延びる方向を変更可能、すなわち曲げることのできる位置は、素子領域１０と素子分離絶縁膜の境界より距離Ｃ以上離れた位置であることを特徴とし、この距離Ｃは、ゲート電極高さＢに対してＣ≧２Ｂの関係を有する。

このようにゲート電極間の曲げや接続の位置を設定することによって、３方向をゲート電極８に囲まれることにより、両側にのみゲート電極８又はダミーゲート電極９がある領域よりも高融点金属膜が薄く堆積する場所を素子領域１０から離すことができる。従って、第２のシリサイド層７の厚みを素子領域１０上のあらゆる場所で実質的に均一にすることができる。

（第３の実施形態）
本発明の第３の実施形態は、ゲート電極８が１本のみである点が第１の実施形態と異なっている点であるので、この異なっている点を説明する。

図４に示すように、本実施形態の半導体装置は、素子領域１０に１本のゲート電極８が形成されており、その両側に離間してダミーゲート電極９，９が形成されている。また、ダミーゲート電極９，９は、素子分離絶縁膜１上に形成されている。本実施形態では、ゲート電極８の両方の脇にダミーゲート電極９，９が形成されているが、第２のシリサイド層７を均一厚みにして形成できること、および第２のシリサイド層７に対して第１のシリサイド層６を十分に厚く形成できることの二つの効果は、本実施形態も第１の実施形態と同じである。

（第４の実施形態）
本発明の第４の実施形態は、ダミーゲート電極９，９が素子領域１０に形成されている点が第３の実施形態と異なっている点であるので、この異なっている点を説明する。

図５に示すように、本実施形態の半導体装置は、素子領域１０に１本のゲート電極８が形成されており、その両側に離間してダミーゲート電極９，９が形成されている。また、ダミーゲート電極９，９も、素子領域１０上に形成されている。

本実施形態では、ダミーゲート電極９，９と素子分離絶縁膜１との間の素子領域１０上にもシリサイド層１７が形成されていて、このシリサイド層１７の厚みは、第２のシリサイド層７の厚みよりも大きい。けれども、このシリサイド層１７は、ＭＯＳトランジスタ２０の動作には関与しないので、第２のシリサイド層と厚みが異なっても問題は生じない。

本実施形態では、ゲート電極８の両方の脇にダミーゲート電極９，９が形成されているが、第２のシリサイド層７を均一厚みにして形成できること、および第２のシリサイド層７に対して第１のシリサイド層６を十分に厚く形成できることの二つの効果は、本実施形態も第１の実施形態と同じである。

（第５の実施形態）
本発明の第５の実施形態は、ダミーゲート電極の替わりに絶縁体からなるダミーパターンを用いている点と抵抗素子が設けられている点が第１の実施形態と異なっており、他の構成は同じであるので、この異なっている点を説明する。

図８に示すように、本実施形態の半導体装置は、素子領域１０に形成された２本の整列したゲート電極８，８’の整列方向における両側にダミーパターン３１，３１が設けられている。これらのダミーパターン３１，３１は素子分離絶縁膜１上に形成されている。隣接するゲート電極８とダミーパターン３１との間（あるいはゲート電極８’とダミーパターン３１との間）の距離は、２つのゲート電極８，８’間の距離と同じＡである。また、ダミーパターン３１の高さとゲート電極８，８’の高さとは略同等であり、これらの高さは２つのゲート電極８，８’間の距離とほぼ同じである。なお、このダミーパターン３１は、第２のシリサイド層７の厚みの均一化と第２のシリサイド層７に対して第１のシリサイド層６を十分に厚くするために設けられているものであり、半導体集積回路の素子としての働きは何もない。素子分離絶縁膜１上にはダミーパターン３１の他に抵抗素子３４が形成されている。抵抗素子３４はポリシリコン層からなる抵抗部３２とサイドウォール４とからなり、その上に絶縁体３３が形成されている。この絶縁体３３はダミーパターン３１，３１を構成しているものと同じものである。絶縁体３３は、酸化シリコン、窒化シリコンあるいは酸窒化シリコンなどが好ましい。

次に、本実施形態の半導体装置の製造方法について図９（ａ）〜（ｅ）を参照して説明する。

図９（ａ）に示すように、半導体基板３０に素子分離絶縁膜１とゲート絶縁膜２とポリシリコン膜３を形成する工程は、実施形態１と同じである。

次に図９（ｂ）に示すように、ポリシリコン膜３をリソグラフィーによってパターンニングし、さらにドライエッチングをしてゲート電極８，８’と抵抗素子３４の抵抗部３２とを形成する。

それから図９（ｃ）に示すように、ＬＤＤ注入やＥＸ注入、Ｐｏｃｋｅｔ注入等を実施した後に絶縁膜を堆積し、ＲＩＥによりその絶縁膜をドライエッチングしてサイドウォール４を形成する工程と、その後にソースドレイン不純物注入、活性化を実施しソースドレイン拡散層５を形成する工程を行う。サイドウォール４は、抵抗部３２の側壁にも隣接して設けられている。

そして図９（ｄ）に示すように、ＣＶＤ法あるいはスパッタ法により半導体基板３０の上方全面に絶縁層を形成して、その後にこの絶縁層をパターニングおよびエッチングして絶縁体からなるダミーパターン３１，３１を形成する。この時に抵抗部３２とそのサイドウォール４の上にも絶縁体３３を形成する。

次に図９（ｅ）に示すように、高融点金属膜１１としてＣｏ膜を半導体基板３０の上方全面に形成する。この形成方法および膜厚みは、実施形態１と同じである。

それから図９（ｆ）に示すように、実施形態１と同じ方法で第１および第２のシリサイド層６，７を形成する。なお、シリサイドは、シリコン層とＣｏ膜とが接触している場所に生成し、絶縁層とＣｏ膜とが接触している場所には生成しない。シリサイドの厚みおよび均一性は、実施形態１と同じである。

本実施形態においても、微細化にともなって要求される、ゲート電極８，８’上のシリサイド膜６の厚膜化（シート抵抗低減と断線防止）と、ソースドレイン拡散層５の浅接合化にともなうシリサイド膜７厚の薄膜化（接合リーク電流上昇の防止）との両立が可能となる。

（第６の実施形態）
本発明の第６の実施形態に係る半導体装置は、図１０（ａ）に示すように、平面模式図は第５の実施形態と同じであるが、製造方法が第５の実施形態と異なっているので、製造方法について説明をする。

まず図１１（ａ）に示すように、半導体基板３０に素子分離絶縁膜１とゲート絶縁膜２とポリシリコン膜３を形成する工程は、実施形態５と同じである。

次に図１１（ｂ）に示すように、ポリシリコン膜３をリソグラフィーによってパターンニングし、さらにドライエッチングをしてゲート電極８，８’と抵抗素子３４の抵抗部３２とを形成する工程も実施形態５と同じである。

それから図１１（ｃ）に示すように、ＣＶＤ法あるいはスパッタ法により半導体基板３０の上方全面に絶縁層を形成して、その後にこの絶縁層をパターニングおよびエッチングして絶縁体からなるダミーパターン３１，３１を形成する。この工程は第５の実施形態とは異なる。この時に抵抗部３２の上にも絶縁体３３を形成する。また、同時にゲート電極８，８’のポリシリコン膜３，３の両脇にサイドウォール４を形成する。実施形態５とは違って、本実施形態では、抵抗部３２の両脇にはサイドウォールが形成されない。

そして図１１（ｄ）に示すように、ＬＤＤ注入やＥＸ注入、Ｐｏｃｋｅｔ注入等を実施し、その後にソースドレイン不純物注入、活性化を実施しソースドレイン拡散層５を形成する工程を行う。この工程は、第５の実施形態とは異なって、サイドウォール形成工程の後に行われている。

次に図１１（ｅ）に示すように、高融点金属膜１１としてＣｏ膜を半導体基板３０の上方全面に形成する。この形成方法および膜厚みは、実施形態１と同じである。

それから図１１（ｆ）に示すように、実施形態１と同じ方法で第１および第２のシリサイド層６，７を形成する。シリサイドの厚みおよび均一性は、実施形態１と同じであった。

本実施形態においても、微細化にともなって要求される、ゲート電極８，８’上のシリサイド膜６の厚膜化（シート抵抗低減と断線防止）と、ソースドレイン拡散層５の浅接合化にともなうシリサイド膜７厚の薄膜化（接合リーク電流上昇の防止）との両立が可能となる。

（第７の実施形態）
本発明の第７の実施形態に係る半導体装置は、整列した２つのゲート電極の整列方向における両側であってこのゲート電極から離間した位置に、ダミーゲート電極とダミーパターンとがそれぞれ１つずつ配置された構造を有している。即ち、実施形態１と実施形態５との混合形態と見ることができる。

本実施形態に係る半導体装置では、図１２に示すように、左側からダミーゲート電極９、ゲート電極８，８’、ダミーパターン３１、抵抗素子３４が順に並んでいる。ダミーゲート電極９とゲート電極８との距離、およびゲート電極８’とダミーパターン３１との距離は、２つのゲート電極８，８’間の距離Ａに略等しい。ダミーパターン３１は絶縁体からなっており、ダミーゲート電極９は半導体集積回路の素子とは電気的に接続されていない。また、ダミーゲート電極９とダミーパターン３１とは、素子分離絶縁膜１上に形成されていて、それらの高さは、ゲート電極８，８’の高さＢに略等しい。

本実施形態においても、微細化にともなって要求される、ゲート電極８，８’上のシリサイド膜６の厚膜化（シート抵抗低減と断線防止）と、ソースドレイン拡散層５の浅接合化にともなうシリサイド膜７厚の薄膜化（接合リーク電流上昇の防止）との両立が可能となる。

本実施形態に係る半導体装置の製造方法は、実施形態１と実施形態５の製造方法とを組み合わせたものであるので、説明は省略する。なお、実施形態５の製造方法の替わりに実施形態６の製造方法を用いてもよい。その場合は、抵抗素子３４の構造が少し変わる。

これまで説明した実施形態では、高融点金属としてＣｏを用い、シリサイドとしてＣｏＳｉ₂を用いているが、高融点金属にＴｉ、シリサイドとしてＴｉＳｉ₂を用いてもよく、また高融点金属にＮｉ、シリサイドとしてＮｉＳｉを用いてもよい。また、高融点金属としてＰｔ、シリサイドとしてＰｔＳｉ₂を用いてもよい。なお、これらのシリサイドにおいて、金属とＳｉとの組成は熱処理の温度によって変わるが、シリサイドをＣｏＳｉｘ、ＴｉＳｉｘ、ＮｉＳｉｘまたはＰｔＳｉｘと表したときに、０＜ｘ≦２であれば抵抗値を小さくできる。

また、ゲート電極を形成するのにポリシリコン膜の替わりにアモルファスシリコン膜を用いてもよい。

さらに、実施形態７は実施形態１と実施形態５とを組み合わせたものであるが、実施形態２，３または４と実施形態５または６とを組み合わせても良い。

以上説明したように、本発明に係る半導体装置およびその製造方法は、シリサイド膜厚を適正に制御でき、ＭＯＳトランジスタを有した半導体装置とその製法等として有用である。

（ａ）は本発明の第１の実施形態における半導体装置の平面模式図、（ｂ）はＸ−Ｘ’線断面模式図である。 第１の実施形態における半導体装置の製造工程の断面模式図である。 本発明の第２の実施形態における半導体装置の平面模式図である。 （ａ）は本発明の第３の実施形態における半導体装置の平面模式図、（ｂ）はＸ−Ｘ’線断面模式図である。 （ａ）は本発明の第４の実施形態における半導体装置の平面模式図、（ｂ）はＸ−Ｘ’線断面模式図である。 （ａ）は比較例の半導体装置の平面模式図、（ｂ）はＸ−Ｘ’線断面模式図、（ｃ）はＹ−Ｙ’線断面模式図である。 （ａ）は本発明の第１の実施形態における半導体集積回路のゲート電極部分の平面模式図、（ｂ）はＺ−Ｚ’線断面模式図である。 （ａ）は本発明の第５の実施形態における半導体装置の平面模式図、（ｂ）はＡ−Ａ線断面模式図である。 第５の実施形態における半導体装置の製造工程の断面模式図である。 （ａ）は本発明の第６の実施形態における半導体装置の平面模式図、（ｂ）はＡ−Ａ線断面模式図である。 第６の実施形態における半導体装置の製造工程の断面模式図である。 （ａ）は本発明の第７の実施形態における半導体装置の平面模式図、（ｂ）はＡ−Ａ線断面模式図である。

符号の説明

１ 素子分離絶縁膜
２ ゲート絶縁膜
３ ポリシリコン膜
４ サイドウオール
５ ソースドレイン拡散層
６ 第１のシリサイド層
７ 第２のシリサイド層
８ ゲート電極
８’ 他のゲート電極
９ ダミーゲート電極
１０ 素子領域（アクティブ領域）
１１ 高融点金属膜（金属膜）
２０ ＭＯＳトランジスタ
２１ 平行に延びるゲート電極部分
２２ 接続部分
３０ 半導体基板
３１ ダミーパターン
Ａ ゲート電極間、ゲート-ダミーゲート電極間距離またはゲート電極−ダミーパターン間距離
Ｂ ゲート電極高さ
Ｃ 素子分離絶縁膜と素子領域との境界からゲート電極接続部分までの距離

Claims (11)

1. ゲート電極を有するＭＯＳトランジスタを備えた半導体装置であって、
   前記ゲート電極の両側には、ダミーパターンが離間して配置されており、
   前記ゲート電極の上部には、第１のシリサイド層が形成されており、
   前記ゲート電極と前記ダミーパターンとの間に位置する領域には、第２のシリサイド層が形成されており、
   前記第１のシリサイド層の厚さは、前記第２のシリサイド層の厚さよりも厚く形成されており、
   前記ゲート電極の側壁面から当該ゲート電極の隣に位置する前記ダミーパターンの側壁面までの距離Ａは、前記ゲート電極の高さＢに対して、Ａ≦２Ｂの関係を有する、半導体装置。
2. 複数のゲート電極を有するＭＯＳトランジスタを備えた半導体装置であって、
   前記ゲート電極の両側には、当該ゲート電極とは異なる他のゲート電極およびダミーパターンの少なくとも一方が離間して配置されており、
   前記ゲート電極の上部には、第１のシリサイド層が形成されており、
   前記ゲート電極と、当該ゲート電極とは異なる前記他のゲート電極および前記ダミーパターンの少なくとも一方との間に位置する領域には、第２のシリサイド層が形成されており、
   前記第１のシリサイド層の厚さは、前記第２のシリサイド層の厚さよりも厚く形成されており、
   前記ゲート電極の側壁面から当該ゲート電極の隣に位置する前記他のゲート電極または前記ダミーパターンの側壁面までの距離Ａは、前記ゲート電極の高さＢに対して、Ａ≦２Ｂの関係を有する、半導体装置。
3. 前記ダミーパターンは、ゲート電極の形状を有する電極パターンであるダミーゲート電極であり、かつ前記半導体装置における半導体集積回路に電気的に接続されていない電極である、請求項１または２に記載の半導体装置。
4. 前記ダミーパターンは、絶縁体から構成されているパターンである、請求項１または２に記載の半導体装置。
5. 前記ダミーパターンは、ゲート電極の形状を有する電極パターンであるダミーゲート電極であり、かつ前記半導体装置における半導体集積回路に電気的に接続されていない電極、あるいは絶縁体から構成されているパターンである、請求項１または２に記載の半導体装置。
6. 前記ＭＯＳトランジスタは、素子分離絶縁膜に囲まれた素子領域に形成されており、
   前記絶縁体から構成されているパターンは、前記素子分離絶縁膜の上に形成されている、請求項４または５に記載の半導体装置。
7. 前記第２のシリサイド層の厚さは、前記第１のシリサイド層の厚さの８０％以下である、請求項１から６の何れか一つに記載の半導体装置。
8. 前記ＭＯＳトランジスタは、素子分離絶縁膜に囲まれた素子領域に形成されており、
   前記第２のシリサイド層の厚みは、前記素子領域における当該第２のシリサイド層の最大厚みをＴＭ、最小厚みをＴｍとしたときに、２（ＴＭ−Ｔｍ）／（ＴＭ＋Ｔｍ）＜０．３を満たす、請求項１から７のいずれか一つに記載の半導体装置。
9. 前記ＭＯＳトランジスタは、素子分離絶縁膜に囲まれた素子領域に形成されており、
   前記ゲート電極は、略平行に延びる二つの部分と、当該二つの部分のそれぞれの一端を接続している接続部分とからなり、
   前記接続部分は、前記素子分離絶縁膜上に位置し、
   前記素子分離絶縁膜と前記素子領域との境界から前記接続部分までの距離Ｃは、前記ゲート高さＢに対して、Ｃ≧２Ｂの関係を有する、請求項１または２に記載の半導体装置。
10. 前記ＭＯＳトランジスタは、ゲート長が０．１５μｍ以下のトランジスタである、請求項１から９のいずれか一つに記載の半導体装置。
11. 前記第１のシリサイド層および前記第２のシリサイド層は、ＣｏＳｉ_ｘ、ＴｉＳｉ_ｘ、ＮｉＳｉ_ｘおよびＰｔＳｉ_ｘからなる群から選ばれた一つを含み、０＜ｘ≦２である、請求項１から１０のいずれか一つに記載の半導体装置。

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