KR100561983B1 - 반도체집적회로장치 - Google Patents

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야스시 고즈치
고이치 나가사와
마사히로 모니와
요헤이 야마다
도시후미 다케다
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가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

반도체집적회로장치 및 그 제조기술에 관하여 특히 그 제조공정 CMP(Chemical Mechanical Polishing)법을 사용한 평탄화공정을 포함하는 반도체집적회로장치에 적용해서 유효한 기술에 관한 것으로서, 포토리도그래피공정 또는 에칭공정에서 프로세스마진이 저하하고 미세한 가공 및 고집적화의 대응이 곤란하게 되어 반도체 집적회로장치의 신뢰성의 향상 및 제조양품률의 개선을 도모할 수 없다는 문제점을 해결하기 위해서, 반도체기판의 활성영역상에 형성된 MISFET의 게이트전극, 게이트전극과 동일 층으로 구성됨과 동시에 게이트전극간의 거리가 떨어져 형성되어 있는 공극영영에 배치된 더미게이트배선 및 게이트전극과 더미게이트배선을 피복하고 또한 CMP법에 의해 평탄화된 피막을 포함하는 절연막을 갖고, 활성영역은 소자분리영역에 의해 규정되며 더미게이트배선은 소자분리영역상에 형성되는 구성으로 하였다.
이렇게 하는 것에 의해서, 포토리도그래피공정 및 에칭공정 등에서의 프로세스마진을 향상시키고, 미세한 가공 및 고집적화에 대응할 수 있어 반도체집적회로장치의 신뢰성 및 제조양품률을 향상시킬 수 있다는 효과가 얻어진다.

Description

반도체집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체집적회로장치 및 그 제조기술에 관한 것으로서, 특히 그 제조공정에 CMP(Chemical Mechanical Polishing)법을 사용한 평탄화공정을 포함하는 반도체집적회로장치에 적용해서 유효한 기술에 관한 것이다.
반도체집적회로장치의 최소가공치수의 감소에 따라 스테퍼의 고성능화가 필요하게되어 렌즈개구직경의 증대와 노출파장의 단파장화가 진행되고 있다. 그 결과 노출광학계의 촛점심도가 얕아지고, 피가공표면의 약간의 오목볼록도 문제로 된다. 이 결과, 피가공표면의 평탄화는 디바이스프로세스상 중요한 기술과제로 되고 있다. 또한, 상기의 평탄화는 단차상에 형성되는 배선의 단선을 방지하기 위해 필요하게 되는 단차형상의 완화를 목적으로 한 평탄화가 아니라 전체적인 평탄화 즉 완전평탄화가 요구되는 것이다.
표면평탄화의 기술로서는 SOG(Spin On Glass)막 또는 저융점유리의 도포 및 용융에 의한 도포법, 유리플로에 의한 열처리법, CVD(Chemical Vapor Deposition)의 표면반응메커니즘을 적용해서 자기평탄화시키는 방법 등이 알려져 있지만, 표면의 상태나 적용하는 열처리 등의 조건 또는 그들의 가공상의 제약으로부터 완전한 평탄화 즉 전체적인 평탄화를 실행할 수 없는 경우가 많다. 그래서, 완전평탄화가 실용적으로 가능한 기술로서 에치백법 및 CMP법이 유망시되고 있다.
에치백법은 포토레지스트를 희생막으로 한 것, SOG막을 사용한 것, 자기평탄화CVD막을 사용한 것 등이 알려져 있지만, 프로세스의 복잡함, 비용, 세분화에 의한 제조양품률저하가 문제로 되고, 한편, CMP법은 상기 에치백법에 발생하는 문제는 비교적 적고, 에치백법과의 비교에 있어서 총합적으로 우수한 프로세스라는 인식이 일반적으로 형성되어 있다. 즉, 완전평탄화를 실현할 수 있는 실용적인 기술로서는 CMP법이 가장 유망하다고 고려된다.
또한, CMP기술을 기재하고 있는 예로서는 예를 들면 일본국특허공개공보 평성7-74175호, USP 5,292,689 및 1996 Symposium on VLSI Technology Digest of Technical Papers, pp 158-159, 1996이 있다.
그러나, CMP법을 적용한 디바이스표면의 완전평탄화기술을 검토하는 과정에 있어서 공지의 기술은 아니지만, 본 발명자는 다음과 같은 문제점이 있는 것을 인식하였다.
도 29의 (a)∼도 29의 (d)는 본 발명자가 검토한 CMP법에 의한 평탄화기술을 설명하기 위한 단면도이다. 배선을 절연막에 의해 피복하고 그 절연막을 평탄화하는 방법으로서는 우선 층간절연막(101)상에 배선(102)를 형성하고(도 29의 (a)), 다음에 TEOS(Tetraethoxysilane : (C2H5O)4Si)를 사용한 플라즈마CVD법 등에 의해 제1 절연막(103) 및 SOG 등의 제2 절연막(104)를 퇴적해서 오목부를 매립하고(도 29의 (b)), TEOS플라즈마CVD법 등에 의해 제3 절연막(105)를 퇴적하고(도 29의 (c)), 또 제3 절연막(105)를 CMP법에 의해 연마해서 평탄화할 수 있다(도 29의 (d)).
이 때, 배선(102)의 패턴은 기능설계 및 논리설계에 따른 레이아웃설계에 있어서, 통상의 레이아웃룰에 따르고 있는지의 여부에 주안이 모아지고, 특히 CMP공정에서의 연마특성이 고려되는 일은 없다.
그 때문에, 배선패턴은 장소에 따라 소밀(疎密)이 발생하고, 상기의 검토도면(도 29의 (d))에 있어서는 A부에 있어서 배선(102)가 조밀하게 형성되고, 그 밖의 영역에서는 배선(102)는 성기게 형성되게 된다.
이와 같이, 배선(102)에 소밀이 있는 상태에서 CMP연마를 실행하면 제3 절연막(105)의 표면을 완전히 평탄화할 수 없어, 배선(102)가 조밀하게 형성된 A부영역에서 0.2∼0.3㎛의 표고차가 발생하고 표면에 큰 파동이 남게 된다.
이와 같은 파동이 존재하는 표면에서는 그 후의 포토리도그래피공정 또는 에칭공정에서 프로세스마진이 저하하고, 미세한 가공 및 고집적화의 대응이 곤란하게 되어 반도체집적회로장치의 신뢰성의 향상 및 제조양품률의 개선을 도모할 수 없다.
또, 파동이 있는 상태에서의 리도그래피 및 에칭을 양호하게 실행하기 위해 프로세스조건의 최적화를 실행할 필요가 있고, 파동을 최소한으로 억제하기 위한 CMP공정의 최적화도 필요하게 된다. 이와 같은 최적화에 요하는 기간에 따라 양산프로세스의 개시시기가 지연된다는 문제도 있다.
또, 배선(102)가 성긴 영역에서는 제2 절연막(104)에 의해서 배선(102) 사이가 충분히 매립되지 않고, 그와 같은 오목부를 완전히 매립하기 위해 제3 절연막(105)의 막두께를 두껍게 할 수 밖에 없다. 그 결과, 제3 절연막(105)의 퇴적시간이 길어지는 등의 공정부하가 커질 뿐만 아니라 제3 절연막(105)의 연마량도 많아지고 CMP공정에서의 공정부하도 커진다는 문제가 발생한다.
본 발명의 목적은 CMP법에 의한 연마후의 부재표면을 완전히 평탄화하는 것이다.
또, 본 발명의 목적은 포토리도그래피공정 및 에칭공정 등에서의 프로세스마진을 향상시키고, 미세한 가공 및 고집적화에 대응할 수 있는 기술을 제공함과 동시에, 반도체집적회로장치의 신뢰성 및 제조양품률을 향상시키는 것이다.
또, 본 발명의 목적은 프로세스개시를 용이하세 하는 것이다.
또, 본 발명의 목적은 CMP법에 의해 연마되는 부재의 연마량을 저감하고, 공정부하의 저감 및 공정시간의 단축에 의한 비용경쟁력의 향상을 도모하는 것이다.
또, 본 발명의 목적은 CMP법에 의해 완전평탄화가 가능한 부재패턴의 설계방법을 제공하는 것이다.
또, 본 발명의 목적은 완전평탄화를 실현하기 위한 대책에 의해 발생하는 배선 등의 기생용량의 증가를 억제하고, 반도체집적회로장치의 성능을 확보하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
[1] 본 발명의 반도체집적회로장치는 반도체기판의 주면상 또는 층간절연막상에 형성된 반도체집적회로소자를 구성하는 배선과 그 배선을 피복하고 CMP법에 의해 평탄화된 피막을 포함하는 절연막을 갖는 반도체집적회로장치로서, 그 배선이 형성된 배선층에 있어서, 배선간의 거리가 떨어져서 형성되어 있는 공극영역에 배선과 동일 재료로 이루어지고 소자로서 기능하지 않는 더미배선이 형성되어 있는 것이다.
또, 본 발명의 반도체집적회로장치는 반도체기판의 주면에 형성된 얕은 홈, 얕은 홈에 CMP법에 의해 평탄화된 피막을 포함하는 절연막이 매립된 소자분리영역 및 소자분리영역에 의해 분리된 반도체집적회로소자의 활성영역을 포함하는 반도체집적회로장치로서, 활성영역간의 거리가 떨어져서 형성되어 있는 반도체기판의 공극영역에 반도체집적회로소자로서 기능하지 않는 반도체기판의 주면의 더미영역이 형성되어 있는 것이다.
이와 같은 반도체집적회로장치에 의하면, 공극영역에 더미배선 또는 더미영역이 형성되어 있기 때문에, 성긴 부분이 발생하지 않도록 배선을 피복하는 절연막의 표면 또는 반도체기판의 주면을 완전히 평탄화할 수 있다.
즉, 더미배선 또는 더미영역(더미부재)가 형성되지 않고 배선 또는 활성영역(소자구성부재)만이 형성되어 있는 경우에는 소자구성부재간의 거리가 크게 떨어진 공극영역이 발생하고, 이와 같은 공극영역이 존재한 상태에서 절연막을 퇴적한 경우, 공극영역주변에서의 절연막표면의 형상은 소자구성부재의 형상을 충실히 반영한 오목볼록형상으로 된다. 이와 같은 오목볼록형상은 도 29에 도시한 바와 같이 완전평탄화를 저해하는 요인으로 된다.
그래서, 본 발명에서는 이와 같은 공극영역에 더미부재를 배치하고, 절연막의 오목볼록형상을 완화해서 CMP연마후의 절연막의 표면을 완전히 평탄화하는 것이다.
이와 같이, 절연막의표면이 완전히 평탄화되므로 그 후의 포토리도그래피공정 또는 에칭공정에 있어서 프로세스마진을 증가시킬 수 있고, 그 결과, 반도체집적회로장치의 제조양품률을 향상시키고 프로세스개시시간을 단축할 수 있게 된다.
또한, 배선으로서는 층간절연막상에 형성된 금속배선, MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)의 게이트배선, DRAM(Dynamic Random Access Memory)의 비트선을 예시할 수 있다. 금속배선 및 게이트배선에 대해서는 DRAM 등의 메모리소자의 것에 한정되지 않고, 논리소자의 것에 대해서도 포함되는 것은 물론이다. 특히, 논리소자의 배선이 일반적으로 3층 이상의 다층배선이므로 이와 같은 배선에 본 발명을 적용하면 현저한 효과가 얻어진다.
[2] 또, 본 발명의 반도체집적회로장치는 상기한 반도체집적회로장치에 있어서, 더미배선 및 배선의 부재상호간의 간격 또는 더미영역 및 활성영역의 부재상호간의 간격을 리도그래피의 분해능에서 요구되는 최소공간폭 이상으로 하고, 또한 배선의 높이 또는 얕은 홈의 깊이의 2배 이하로 하는 조건을 만족하는 고밀도부재형성영역을 포함하고, 그의 면적은 칩면적의 95% 이상으로 하는 것이다.
이와 같이 더미배선 및 배선 또는 더미영역 및 활성영역의 부재간의 간격을 배선의 높이 또는 얕은 홈의 깊이의 2배 이하로 하는 것에 의해, 그들 부재상에 형성되는 절연막의 CMP연마속도에 부재패턴의 패턴의존성이 발생하지 않게 되고, CMP연마속도가 균일하게 되어 절연막의 표면펑탄성을 거의 완전한 것으로 할 수 있다.
도 30은 본 발명자의 실험검토에 의해 얻어진 식견을 도시한 데이타로서, 패턴간 거리에 대한 CMP연마량의 변동의 값을 나타낸 그래프이다. 횡축은 패턴높이이고 규격화된 패턴간 거리를 나타내고, 종축은 기준패턴(고체패턴)에 대한 패턴상 절연막의 CMP연마량을 나타낸다. 도 30에서 명확한 바와 같이, 패턴높이의 2배 정도까지 패턴이 떨어져도 절연막의 CMP연마량은 변화하지 않는다. 즉, 더미배선 및 배선 또는 더미영역 및 활성영역의 부재간의 간격을 배선의 높이 또는 얕은 홈의 깊이의 2배 이하로 하면, 이들 부재상에 형성된 절연막의 CMP속도는 패턴에 관계없이 일정하게 되어 절연막을 완전하게 평탄화할 수 있게 된다.
상기와 같이 완전평탄화를 실현할 수 있는 영역 즉 고밀도부재형성영역은 가능한 한 넓은 쪽이 칩전체를 평탄화할 수 있으므로 바람직하지만, 칩면적의 전체가 고밀도부재형성영역일 필요는 없다. 즉, 완전평탄화를 실현할 수 있는 고밀도부재형성영역은 칩면적의 95%이상이면 실용적으로 충분히 평탄한 표면을 얻을 수 있다.
또, 이들 부재간의 간격을 리도그래피의 분해능에서 요구되는 최소공간폭 이상으로 하는 조건은 부재가공을 양호하게 실행하기 위해서는 최고가공치수 이상의 가공공간이 필요하게 되기 때문이고, 이 조건을 만족하는 것에 의해 배선이나 더미배선 또는 활성영역이나 더미영역의 가공을 양호하게 실행할 수 있다. 또한, 최소공간폭으로서는 KrF엑시머레이저를 노출원으로 사용한 경우에는 0.2㎛를 예시할 수 있다.
또한, 고밀도부재형성영역이 아닌 나머지 5%의 영역에서는 더미배선 및 배선 또는 더미영역 및 활성영역의 부재상호간의 간격이 배선의 높이 또는 얕은 홈의 깊이의 4배 이하의 거리로 배치되어 있는 것이 바람직하다. 이와 같이, 패턴간격이 배선의 높이 또는 얕은 홈의 깊이의 4배 이하의 거리로 배치되어 있는 영역 즉 저밀도부재형성영역의 절연막은 도 30에 도시한 바와 같이, 약 2배의 연마량변동을 나타내지만, 저밀도부재형성영역의 면적이 칩면적 5%이하이므로 그의 기여는 무시할 수 있다.
또, 본 발명의 반도체집적회로장치는 상기 반도체집적회로장치에 있어서, 더미배선 또는 더미영역을 그의 폭이 리도그래피의 분해능에서 요구되는 최소라인폭 이상 또는 그의 길이가 최소라인폭의 2배 이상이고, 또 스크라이브영역에 있어서는 더미배선 또는 더미영역의 폭 및 길이는 본딩패드간의 간격 이하이다. 또한, 최소공간폭 및 최소라인폭은 0.2㎛, 본딩패드간의 거리는 10㎛로 할 수 있다.
이와 같은 반도체집적회로장치에 의하면, 더미배선 또는 더미영역의 폭을 리도그래피의 분해능에서 요구되는 최소라인폭 이상으로 하는 것에 의해 더미배선 또는 더미영역의 가공을 확실하게 실행할 수 있고, 또, 더미배선 또는 더미영역의 길이를 최소라인폭의 2배 이상으로 하는 것에 의해, 그들 부재의 해상도를 확실하게 유지할 수 있다. 즉, 최소가공치수의 폭 및 길이를 갖는 패턴에서는 정확하게 해상할 수 없을 우려가 있지만, 본 발명에서는 더미배선 또는 더미영역의 길이를 그의 2배로 하므로 그 우려를 회피할 수 있다. 더미배선 또는 더미영역의 폭 및 길이는 30㎛ 이하로 구성되지만 20㎛ 이하가 주로 사용되고 바람직하게는 10㎛ 이하로 구성된다.
또, 더미배선 또는 더미영역의 폭 및 길이를 30㎛ 이하로 하는 것에 의해 배선 등의 기생용량을 저감하고, 또 본딩패드간의 단락불량을 저감할 수 있다. 즉, 더미배선 또는 더미영역의 폭 또는 길이가 커지면 그들 더미부재가 커지고, 반도체집적회로소자로서 기능하는 배선 등의 기생용량을 크게하게 되어 반도체집적회로장치의 고속응답성능 등의 기능을 손상시키게 되지만, 그들 폭 또는 길이가 30㎛ 이하이면 배선 등의 기생용량을 실용상 문제가 발생하지 않을 정도로 억제할 수 있다. 또, 더미배선이 스크라이브영역에 배치된 경우에는 스크라이브에 의해 발생하는 부스러기는 도전성의 먼지로 될 가능성이 있다. 그러나, 도전성의 먼지라도 그것에 의해 단락할 가능성이 있는 부분은 본딩패드의 사이에 한정되기 때문에, 더미배선의 폭 및 길이를 본딩패드간의 간격 이하로 해 두면, 가령 도전성의 먼지로 되었다고 해도 단락불량을 발생하는 일은 없다. 그들의 효과에 의해 반도체집적회로장치의 성능 및 제조양품률을 저하시키는 것을 방지할 수 있다.
또, 본 발명의 반도체집적회로장치는 더미배선 또는 더미영역이 스크라이브영역에도 형성되어 있는 것이다.
이와 같은 반도체집적회로장치에 의하면, 스크라이브영역에 있어서도 완전평탄성을 확보할 수 있어 웨이퍼전체의 완전평탄성을 실현할 수 있다.
또, 본 발명의 반도체집적회로장치는 더미배선 및 배선으로 이루어지는 배선의 패턴밀도 또는 더미영역 및 활성영역으로 이루어지는 영역의 패턴밀도를 반도체기판의 전체영역에 있어서 거의 균일하게 하는 것이다.
이와 같은 반도체집적회로장치에 의해서도 그들 패턴상의 절연막의 완전평탄성을 실현할 수 있다. 즉, 패턴상의 절연막의 평탄성이 저해되는 것은 패턴의 밀도에 불균일이 존재하기 때문인 것은 상기한 바와 같고, 이와 같은 패턴의 밀도에 불균일성이 발생하지 않도록 더미부재를 마련하는 것에 의해서도 절연막의 균일성은 향상한다.
[3] 또, 본 발명의 반도체집적회로장치는 상기한 반도체집적회로장치로서, 더미배선이 반도체기판상에 마련된 본딩패드부 또는 포토리도그래피를 위한 마커부와 동일한 배선층에 있어서 본딩패드부 또는 마커부의 주변에 형성되어 있지 않은 것이다.
이와 같은 반도체집적회로장치에 의하면, 와이어본딩할 때의 본딩패드의 자동검출 및 포토리도그래피시의 마스크맞춤에 사용하는 마커의 자동검출을 원활하게 실행하는 것이 가능하게 된다. 즉, 본딩패드 또는 마커의 주변에 그들과 동일 재료의 더미부재가 형성되어 있는 경우에는 본딩패드 또는 마커의 검출시에 더미부재가 노이즈로 되어 순조롭게 검출되지 않을 가능성이 있지만, 본 발명에서는 그와 같은 우려가 없다.
또한 더미배선이 형성되어 있지 않은 영역은 본딩패드부에서 20㎛의 영역 또는 마커부에서 60㎛의 영역으로 할 수 있다.
또, 본 발명의 반도체집적회로장치는 절연막으로서 SOG법 또는 고밀도플라즈마CVD법에 의해 형성된 실리콘산화막, 리플로법에 의해 형성된 BPSG(Boron-doped Phospho-Silicate Glass)막 또는 PSG(Phospho-Silicate Glass)막, 또는 폴리실라잔(polysilazane)막을 포함하는 것으로 할 수 있다.
이와 같은 반도체집적회로장치에 의하면, SOG법 또는 고밀도플라즈마CVD법에 의해 형성된 실리콘산화막, 리플로법에 의해 형성된 BPSG막 또는 PSG막, 또는 폴리실라잔막이 단차피복성이 우수하고 또 오목부를 매립하는 특성을 갖는 것이므로, 배선 및 더미배선 또는 활성영역 및 더미영역에 의해 형성되는 오목부를 양호하게 매립하고, CMP법에 의해 연마되는 절연막의 막두께를 얇게 할 수 있다. 이와 같은 CMP연마막의 박막화는 CMP연마막의 퇴적공정의 부하저감뿐만 아니라 CMP공정의 부하저감도 도모할 수 있어 공정시간의 단축 등 반도체집적회로장치의 비용경쟁력을 향상시킬 수 있다.
본 발명의 반도체집적회로장치의 제조방법은 상기한 반도체집적회로장치의 제조방법으로서, [a] 반도체기판의 주면 또는 층간절연막상에 다결정실리콘 또는 금속을 포함하는 도전막을 퇴적하고, 도전막을 패터닝해서 배선 및 더미배선을 형성하는 공정, [b] 배선 및 더미배선에 의해 형성되는 오목부의 내면을 포함하는 배선 및 더미배선의 상층에 SOG법 또는 고밀도플라즈마CVD법에 의해 형성된 실리콘산화막, 리플로법에 의해 형성된 BPSG막 또는 PSG막, 또는 폴리실라잔막으로 이루어지는 제1 절연막을 퇴적하고 오목부를 매립하는 공정, [c] 제1 절연막상에 제2 절연막을 퇴적하는 공정 및 [d] 제2 절연막의 표면을 CMP법에 의해 연마하는 공정을 갖고, 제2 절연막의 막두께를 제1 절연막의 표면의 오목볼록을 평탄화하는 데에 충분한 막두께로 하는 것이다.
이와 같은 반도체집적회로장치의 제조방법에 의하면, 제2 절연막의 퇴적막두께를 얇게 할 수 있고, 제2 절연막의 퇴적시간을 단축할 뿐만 아니라 CMP연마공정에 있어서의 제2 절연막의 연마량도 적게 할 수 있다. 이 때문에, 공정자체는 종래의 공정을 답습하면서 공정시간의 단축을 도모하고, 공정부하를 저감해서 반도체집적회로장치의 비용경쟁력을 향상시킬 수 있다.
즉, 본 발명의 제조방법에서는 배선 및 더미배선에 의해 형성된 오목부를 SOG법 또는 고밀도플라즈마CVD법에 의해 형성된 실리콘산화막, 리플로법에 의해 형성된 BPSG막 또는 PSG막, 또는 폴리실라잔막으로 이루어지는 제1 절연막에 의해 매립하므로, 제2 절연막의 표면에 잔존하는 오목볼록은 피막형성전의 오목볼록에 비해 완화된 것으로 된다. 그 때문에, 제2 절연막의 막두께는 제1 절연막의 표면의 오목볼록을 평탄화하는 데에 충분한 막두께로 하는 것, 즉 얇은 막두께라도 충분히 제2 절연막의 표면을 평탄화하는 것이 가능하게 된다.
[4] 또한, 이 CMP연마시 경질패드를 사용할 수 있다.
또, 제1 및 제2 절연막에 의해 배선 및 더미배선에 기인하는 표면의 오목볼록을 대략 평탄화하고, CMP법에 의한 연마는 표면의 마무리연마에만 사용할 수도 있다. 이 표면마무리에 사용하는 연마수단은 CMP법에 한정되지 않고, 드라이벨트(dry belt)연마, 래핑(lapping) 등 그 밖의 연마방법이라도 좋다.
또, 본 발명의 반도체집적회로장치는 상기한 반도체집적회로장치의 제조방법으로서, [a] 반도체기판의 주면에 실리콘질화막을 퇴적하고, 활성영역 및 더미영역 이외의 영역의 실리콘질화막 및 반도체기판을 패터닝해서 얕은 홈을 형성하는 공정, [b] 얕은 홈의 내면을 포함하는 반도체기판 및 배선 및 실리콘질화막상에 실리콘산화막으로 이루어지는 절연막을 퇴적하고 얕은 홈을 매립하는 공정 및 [c] 절연막을 CMP법에 의해 연마하고 실리콘질화막을 노출하는 공정을 포함하는 것이다.
이와 같은 반도체집적회로장치의 제조방법에 의하면, 소자분리영역에도 더미영역을 형성하므로 소자분리영역의 디싱(dishing) 즉 오목부를 방지하고, 반도체기판표면을 완전평탄화할 수 있다. 또, CMP연마막인 절연막과 반도체기판의 활성영역 사이에 실리콘산화막보다 CMP연마속도가 느린 실리콘질화막을 형성하고 있으므로, 실리콘질화막이 CMP연마의 스토퍼층으로 되고 또 완전한 평탄성을 확보할 수 있다.
또한, [c]공정에 있어서의 CMP법에서 사용하는 슬러리를 실리콘산화막을 연마제로 하는 알칼리성 슬러리로 하고, [c]공정후에 얕은 홈에 형성된 절연막을 웨트에칭 또는 드라이에칭에 의해 에칭해서 절연막의 표면의 높이를 반도체기판의 주면과 동일 또는 반도체기판의 주면보다 낮게 하는 공정을 포함할 수 있다. 슬러리는 실리콘산화물을 연마제로 하는 알칼리성 슬러리로 하는 경우에는 실리콘산화막과 실리콘질화막의 연마속도의 비는 3∼4 : 1로 되고, 실리콘질화막의 막두께를 두껍게 할 필요가 있다. 이와 같은 경우, 실리콘질화막을 제거한 후의 반도체기판주면 즉 활성영역의 높이와 소자분리영역인 실리콘산화막의 높이의 관계는 실리콘산화막의 쪽이 높다는 상태로 된다. 따라서, 또 웨트에칭 또는 드라이에칭에 의해 실리콘산화막을 에칭하고, 절연막의 표면의 높이를 반도체기판의 주면과 동일 또는 반도체기판의 주면보다 낮게 하고 이러한 것에 의해 미세한 게이트가공을 실행하는 것이 가능하게 된다.
또, [c]공정에 있어서의 CMP법에서 사용하는 슬러리를 산화셀륨을 연마제로 하는 슬러리로 할 수 있다. 이 경우의 실리콘산화막과 실리콘질화막의 연마속도의 비는 30∼50 : 1로 되고, 실리콘질화막의 막두께를 두껍게 할 필요는 없다. 따라서, 실리콘질화막의 막두께는 프로세스상 무시할 수 있을 정도 예를 들면 50nm 이하로 할 수 있고, 실리콘질화막을 제거한 후의 실리콘산화막의 에칭은 필요하지 않다.
[5] 본 발명의 반도체집적회로장치의 설계방법은 반도체집적회로소자를 구성하는 부재의 가공에 사용하는 마스크의 마스크패턴을 생성하는 공정을 포함하는 반도체집적회로장치의 설계방법으로서, 마스크패턴에는 부재의 부재패턴과 더미배치금지영역에는 배치되지 않는 더미패턴이 포함되고, 부재패턴 및 더미패턴의 패턴상호간의 패턴간격이 리도그래피의 분해능에서 요구되는 최소공간폭 또는 0.2㎛ 이상인 제1 조건, 패턴간격이 칩면적의 95% 이상의 영역에 있어서는 부재 높이의 2배 이하이고, 칩면적의 5% 이하의 영역에 있어서는 부재 높이의 4배 이하인 제2 조건, 더미패턴의 폭이 리도그래피의 분해능에서 요구되는 최소라인폭 또는 0.2㎛ 이상인 제3 조건, 더미패턴의 폭이 반도체집적회로장치에 마련되는 본딩패드간의 간격 또는 10㎛ 이하인 제4 조건, 더미패턴의 길이가 최소라인폭의 2배 또는 0.2㎛ 이상인 제5 조건 및 더미패턴의 길이가 본딩패드간의 간격 또는 10㎛ 이하인 제6 조건중 어느 하나의 조건도 만족하도록 마스크패턴이 생성되는 것이다.
이와 같은 반도체집적회로장치의 설계방법에 의하면, 상기한 반도체집적회로장치의 제조에 필요한 부재패턴의 마스크를 설계하는 것이 가능하다. 상기 각 조건은 상기한 반도체집적회로장치의 효과를 실현하기 위한 것이다.
또한, 더미패턴은 반도체기판의 스크라이브영역에도 배치할 수 있다는 것은 물론이다.
또, 더미배치금지영역은 본딩패드로 되는 패턴의 끝부에서 20㎛의 범위, 포토리도그래피의 마커로 되는 패턴의 끝부에서 60㎛의 범위, 접속구멍이 형성되는 영역에서 0.5㎛의 범위, 또는 퓨즈영역으로 할 수 있다. 이와 같은 경우, 와이어본딩 또는 포토리도그래피시의 본딩패드 또는 마스크맞춤을 위한 마커의 검출이 용이하게 되고, 다른 층간의 배선상호 또는 배선 및 반도체기판간의 접속구멍의 형성을 실행할 수 있다.
또, 부재가 비트선의 상층에 형성되는 축적용량과 대략 동일 층에 형성되는 금속배선인 경우에는 축적용량이 형성되는 영역을 더미배치금지영역으로 할 수 있다. 이와 같은 경우, 제1 금속배선층을 DRAM의 축적용량과 동일 층으로 형성할 수 있고, 제1 금속배선층의 영역에 대해서는 더미배선을 배치할 수 있다.
또, 부재가 반도체기판의 주면에 형성되는 활성영역인 경우에는 반도체기판의 주면상에 게이트배선이 형성되는 영역은 더미배치금지영역으로 할 수 있다. 이와 같은 경우, 게이트배선의 하층에는 더미영역이 형성되어 있지 않기 때문에, 게이트배선과 반도체기판 사이의 용량을 저감할 수 있다. 즉, 반도체기판주면의 더미영역은 외관상 반도체기판의 활성영역과 동일한 구조로 되기 때문에, 더미영역상에 게이트배선이 형성된 경우에는 게이트배선의 용량이 증가하게 된다. 이 때문에, 게이트배선의 아래에는 더미영역을 형성하지 않는 것으로 한 것이다. 이것에 의해 반도체집적회로장치의 고속응답성능 등의 성능을 향상시킬 수 있다.
또, 본 발명의 반도체집적회로장치의 설계방법은 더미패턴에 의해 형성되는 더미부재에 의해서 증가하는 부재의 부유용량이 최소로 되도록 더미패턴을 배치하는 것이다. 이것에 의해, 반도체집적회로장치의 고속응답성능 등의 성능을 향상시킬 수 있다. 또한, 이와 같은 배치는 상기 반도체집적회로장치의 설계방법의 조건을 만족하고 또한 더미패턴의 면적을 최소로 하고 더미패턴의 수를 최고로 하도록 최적화하는 것에 의해 실행할 수 있다. 또, 이와 같은 최적화는 레이아웃패턴을 생성하는 컴퓨터 등의 정보처리장치에 의해 자동적으로 계산할 수도 있다.
발명의 실시예
이하, 본 발명의 실시예를 도면에 따라서 상세히 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에 있어서, 동일 기능을 갖는 부재에는 동일 부호를 붙이고 그 반복설명은 생략한다.
실시예 1
도 1은 본 발명의 반도체집적회로장치의 1실시예인 논리집적회로장치의 1예를 도시한 단면도이다. 도 1에 있어서, A는 스크라이브영역, B는 패드 주변회로 형성영역, C는 논리회로 형성영역이다.
본 실시예 1의 논리집적회로장치는 반도체기판(1)의 주면에 얕은 홈(2)가 형성되고, 얕은 홈(2)에 절연막인 실리콘산화막이 매립된 소자분리영역(3)을 갖는 것이다. 이 소자분리영역(3)에 의해서 반도체기판(1)의 주면에 형성된 활성영역(4)가 규정된다. 또한, 여기서는 소자분리로서 얕은 홈 소자분리구조를 예시하지만, LOCOS(Local Oxidation of Silicon)법에 의해 형성된 필드절연막에 의한 소자분리구조라도 좋다. 또, 여기서는 도시하고 있지 않지만 반도체기판의 주면에는 P형 및 N형 웰영역이 형성되어 있어도 좋다.
활성영역(4)에 MISFET가 형성된다. 반도체기판의 주면상에는 MISFET의 게이트절연막(5)를 거쳐서 게이트배선(6)이 형성되어 있다. 게이트절연막(5)는 예를 들면 열산화법 등에 의해 형성된 실리콘산화막으로 할 수 있고, 게이트배선(6)은 예를 들면 CVD법에 의해 형성된 다결정실리콘막으로 할 수 있다. 다결정실리콘막의 표면에는 전기저항저감을 위한 실리사이드층이 형성되어 있어도 좋다.
게이트배선(6)의 일부는 소자분리영역(3)상을 연장하도록 형성되고, 다른 부분은 반도체기판(1)의 활성영역(4)에 형성된 MISFET Q1의 게이트전극(7)로 되는 것이다. 게이트전극(7)의 양측의 반도체기판(1)의 주면인 활성영역(4)에는 불순물반도체영역(8)이 형성되어 있다. 불순물반도체영역(8)은 MISFET Q1의 소오스-드레인영역으로서 기능하는 것으로서, 소위 LDD(Lightly Doped Drain)으로 할 수도 있다. 또, 게이트배선(6)의 측면에는 사이드월스페이서(8b)가 형성되어 있다. 사이드월스페이서(8b)는 예를 들면 실리콘산화막 또는 실리콘질화막으로 할 수 있다.
논리회로영역C에 형성된 MISFET Q1은 논리회로의 능동소자로서 기능한다. 또, 도시하고는 있지 않지만 패드 주변회로영역B에 형성된 MISFET는 주변회로의 능동소자로서 기능한다. 또한, 상기 논리회로영역C 및 패드 주변회로영역B에 형성된 트랜지스터로서 MISFET를 예시하고 있지만, 바이폴라트랜지스터 또는 Bi-CMOS트랜지스터라도 좋다.
게이트배선(6)은 층간절연막(9)로 피복되고, 층간절연막(9)상에는 제1층째의 배선층으로 구성된 배선(10) 및 더미배선(11)이 형성되어 있다.
층간절연막(9)는 예를 들면 PSG막, BPSG막 또는 SOG막 등의 실리콘산화막으로 할 수 있다. 또, 불순물의 확산을 방지하기 위해 TEOS실리콘산화막 등과의 적층막으로 할 수도 있다. 또, 층간절연막(9)의 표면은 CMP법 또는 에치백법 등에 의해 평탄화되어 있는 것이 바람직하다.
배선(10) 및 더미배선(11)은 동일 재료로 이루어지고, 동일 공정(동일 층)으로 형성되는 것이다. 재료로서는 예를 들면 알루미늄(Aℓ), 구리(Cu) 등의 금속을 예시할 수 있지만, 불순물이 고농도로 도프된 다결정실리콘막이라도 좋다. 다결정실리콘막인 경우 그의 표면이 실리사이드화되어 있어도 좋다.
도 2는 제1층에 있어서의 배선(10) 및 더미배선(11)의 배선을 도시한 평면도이다.
더미배선(11)은 배선(10)간의 간격이 넓은 영역(공극영역)에 형성된다. 그 결과, 더미배선(11)은 배선(10)이 형성되어 있지 않은 영역에 구석구석까지 전면에 깔려지고, 더미배선(11) 및 배선(10)으로 이루어지는 부재간의 간격은 좁고, 더미배선(11)이 조밀하게 충전된 바와 같이 배치되게 된다.
또, 더미배선(11)은 스크라이브영역A에도 형성된다. 이것에 의해 반도체기판(1)의 전면에 걸쳐 나중에 설명하는 절연막(12)의 평탄성이 확보된다. 스크라이브영역A에 형성되는 더미배선(11)의 폭 및 길이는 본딩패드간의 간격 이하로 되도록 구성된다.
도 3의 (a)는 도 3의 (b)의 A-A선을 따른 단면도이고, 도 3의 (b)는 배선(10) 및 더미배선(11)의 배치에 적용되는 레이아웃룰을 설명하는 평면도이다.
배선(10)과 더미배선(11)의 간격 및 더미배선(11) 상호간의 간격인 부재간격S는 더미배선(11) 및 배선(10)의 배선높이H의 2배 이하로 되어 있다. 이와 같이, 부재간격S를 배선높이H의 2배 이하로 하는 것에 의해, 앞에 설명한 도 30의 설명과 같이 절연막(12)의 CMP연마량을 균일하게 할 수 있어 절연막(12)의 표면을 완전히 평탄화할 수 있다. 단, 칩면적의 5% 이하의 영역에 있어서는 부재간격S가 배선높이H의 4배 이하까지 허용된다. 이 경우, 절연막(12)의 연마량변동은 약 2배로 되지만 그의 면적이 칩면적의 5% 이하이므로, 전체로서는 무시할 수 있어 절연막(12)전체로서는 거의 평탄성을 확보할 수 있다.
또, 부재간격S는 리도그래피툴에 의해 요구되는 최소공간폭 이상의 간격이 필요하다. 이 조건에 의해 배선(10) 및 더미배선(11)의 확실한 가공이 확보되고, 부재를 설계대로 가공할 수 있게 된다. 또한, 최소공간폭으로서는 KrF엑시머레이저를 광원으로서 사용한 노출장치의 경우 0.2㎛를 예시할 수 있다.
더미배선(11)의 폭a는 리도그래피툴에 의해 요구되는 최소라인폭 이상으로 한다. 폭a를 최소라인폭 이상으로 하는 것에 의해 더미배선(11)의 가공을 확실한 것으로 할 수 있다. 또, 스크라이브영역에 있어서 더미배선(11)의 폭a는 본딩패드(13) 사이의 거리 이하로 한다. 본딩패드(13) 사이의 거리 이하로 하는 것에 의해 더미배선(11)이 다이싱 등에 의해 박리해서 잘라내어져 도전성의 먼지로 된 경우에도 본딩패드(13) 사이를 단락하는 일은 없어 불량발생의 원인을 없앨 수 있다. 또, 더미배선(11)의 폭a는 예를 들면 30㎛ 이하로 구성되고, 20㎛ 이하가 주로 사용되며 바람직하게는 10㎛ 이하이고, 본딩패드(13)간의 거리는 예를 들면 10㎛정도로 할 수 있지만, 이 정도의 크기의 더미배선(11)이 형성되어도 배선(10)의 기생용량은 커지지 않아 배선(10)으로 전송되는 신호를 지연시키는 문제는 발생하지 않는다. 이 결과, 논리집적회로장치의 성능을 저하시키는 일도 없다.
더미배선(11)의 길이b는 최소라인폭의 2배 이상으로 하고, 스크라이브영역에 있어서는 본딩패드(13)간의 거리는 예를 들면 10㎛ 이하로 한다. 더미배선(11)의 길이b를 폭a보다 크고 또한 최소라인폭의 2배 이하로 하는 것에 의해 더미배선(11)의 폭 및 길이가 모두 최소라인폭인 경우에는 더미배선(11)이 해상하지 않을 가능성이 있지만, 길이b를 최소라인폭의 2배 이상으로 하는 것에 의해 폭a가 최소라인폭이라도 더미배선(11)을 확실하게 해상할 수 있어 그 가공을 확실한 것으로 할 수 있게 된다. 또, 길이b를 본딩패드(13)간의 거리 예를 들면 10㎛ 이하로 하는 것은 폭a의 경우와 동일한 이유에 의한다. 또, 더미배선(11)의 길이b는 폭a와 마찬가지로 예를 들면 30㎛ 이하로 구성되고 20㎛ 이하가 주로 사용되며 바람직하게는 10㎛ 이하이다.
또한, 본 실시예 1에서는 더미배선(11)의 형상을 장방형으로 하고 있지만, 상기의 조건을 만족하는 한 삼각형, 사다리꼴, 원 또는 다른 다각형으로 해도 좋다. 또, 배선(10)의 기생용량을 최소로 하기 위해서는 더미배선(11)의 형상은 가능한 한 작은 것이 바람직하고, 그의 수도 가능한 한 적은 것이 바람직하다. 따라서, 상기 조건을 만족하는 범위내에서 배선(10)의 기생용량을 최소로 하기 위해서는 부재간격S를 배선높이H의 2배로 하고, 더미배선의 폭a를 최소라인폭으로 하고, 더미배선의 길이b를 최소라인폭의 2배(이상)으로 하는 것이 가장 바람직하다. 본 실시예에서는 예를 들면 폭a는 0.6∼1㎛이고, 길이b는 10∼25㎛로 구성된다.
배선(10) 및 더미배선(11)은 절연막(12)에 의해 피복된다. 절연막(12)의 표면은 CMP법에 의해 연마된 것으로서 그의 표면은 완전평탄화되어 있다.
도 4는 도 1에 있어서의 배선부분을 확대해서 도시한 단면도이다.
절연막(12)는 배선(10) 및 더미배선(11)에 접하는 측에서 절연막(12a), 절연막(12b), 절연막(12c) 및 절연막(12d)의 적층막으로 되어 있다.
절연막(12a)는 예를 들면 TEOS를 사용한 CVD법에 의해 형성된 실리콘산화막으로 할 수 있다. 도시한 바와 같이, 절연막(12a)는 단차에 충실한 표면형상으로 형성된다. 막두께는 예를 들면 300nm로 할 수 있다.
절연막(12b)는 예를 들면 무기SOG막, 고밀도플라즈마CVD법에 의한 실리콘산화막 또는 폴리실라잔막으로 할 수 있고, 오목부를 매립하는 특성을 갖는 막을 사용할 수 있다. 따라서, 도시한 바와 같이 오목부에 매립되고, 볼록부의 막두께는 얇아 지도록 형성된다. 이와 같이 절연막(12b)에 의해서 오목부를 매립할 수 있는 것은 상기한 더미배선(11)이 상기의 조건에 의해 형성되어 있기 때문이고, 더미배선(11)에 의해 형성된 오목부의 간격이 절연막(12b)를 매립하는 데에 필요한 간격 이하로 되어 있기 때문이다. 막두께는 볼록부에 있어서 예를 들면 125nm로 할 수 있다.
절연막(12c)는 예를 들면 TEOS를 사용한 CVD법에 의해 형성된 실리콘산화막으로 할 수 있고 CMP법에 의해 그의 표면이 연마되어 있는 것이다. 이 연마면은 더미배선(11)이 형성되어 있으므로 완전평탄면이 실현되고 있다. 막두께는 볼록부에 있어서 예를 들면 500nm로 할 수 있다.
절연막(12d)는 예를 들면TEOS를 사용한 CVD법에 의해 형성된 실리콘산화막으로 할 수 있다. 막두께는 예를 들면 200nm로 할 수 있다. 또한, 절연막(12d)는 생략할 수도 있다. 이 경우에는 절연막(12c)의 퇴적시에 절연막(12d)의 막두께분 만큼 덧붙일 필요가 있다.
절연막(12)의 상층에는 제2 배선층의 배선(14), 더미배선(15) 및 절연막(16)이 형성되고, 또 제3 배선층의 배선(17), 더미배선(18) 및 절연막(19), 제4 배선층의 배선(20), 더미배선(21) 및 절연막(22)가 형성되어 있다. 배선(14), (17), (20), 더미배선(15), (18), (21) 및 절연막(16), (19), (22)의 각 배선층 및 절연막은 제1 배선층의 배선(10), 더미배선(11), 절연막(12)와 마찬가지로 구성되어 있다.
또, 제5 배선층의 배선(23) 및 절연막(24)가 제4 배선층의 상층에 형성되고, 비활성화막(25)가 형성되어 있다. 비활성화막(25)는 예를 들면 실리콘질화막으로 할 수 있다. 또, 배선(23)에는 본딩패드(13)이 포함된다.
다음에, 본 실시예 1의 논리집적회로장치의 제조방법을 도 5∼도 11을 사용해서 설명한다.
도 5∼도 11은 본 실시예 1의 논리집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도이다.
우선, 도 5에 도시한 바와 같이, 반도체기판(1)을 마련하고, 얕은 홈(2)를 포토리도그래피 및 에칭기술을 사용해서 형성한다. 그 후, 얕은 홈(2)를 포함하는 반도체기판(1)의 주면에 실리콘산화막을 퇴적하고, 그 실리콘산화막을 CMP법 등을 사용해서 연마하여 소자분리영역(3)을 형성한다. 그 후, n형 및 p형 웰영역을 형성해도 좋다.
다음에, 도 6에 도시한 바와 같이, 게이트절연막(5)로 되는 실리콘산화막을 열산화 또는 열CVD법에 의해 형성하고, 또, CVD법에 의해 다결정실리콘막을 퇴적한다. 다결정실리콘막은 포토리도그래피 및 에칭기술을 사용해서 패터닝되고, 게이트배선(6)(게이트전극(7))이 형성된다. 그 후, 게이트전극(7)을 마스크로 해서 게이트전극(7)에 대해 자기정합적으로 불순물을 이온주입하고, 불순물반도체영역(8)을 형성한다. 또, 실리콘산화막을 퇴적한 후 이방성에칭을 실행해서 사이드월스페이서(8b)를 형성한다. 이 후, 또 고농도의 불순물을 이온주입해서 불순물반도체영역(8)을 소위 LDD구조로 해도 좋다.
다음에, 도 7에 도시한 바와 같이, PSG막을 형성하고, 에치백법 또는 CMP법을 사용해서 평탄화하여 층간절연막(9)를 형성한다. 그 후, 알루미늄막을 스퍼터법 또는 증착법을 사용해서 퇴적한다. 또, 알루미늄막을 포토리도그래피 및 에칭기술을 사용해서 패터닝하고, 배선(10) 및 더미배선(11)을 형성한다. 이들 패터닝은 상기한 더미배선(11)의 조건에 따른다.
다음에, 도 8에 도시한 바와 같이, TEOS를 사용한 CVD법에 의해 절연막(12a)를 형성한다. CVD법으로서는 예를 들면 플라즈마CVD법을 사용할 수 있지만, 오존을 병용한 열CVD법이라도 좋다. 절연막(12a)의 막두께는 300nm로 한다. 또한, 도 8∼도 11에서는 배선층만을 도시한 단면도로서 그의 하층은 생략하고 있다.
그 후, 무기SOG막을 사용해서 절연막(12b)를 형성하고, 배선(10) 및 더미배선(11)에 의해 형성된 갭을 매립한다. 무기SOG막의 형성은 무기SOG의 도포 및 그의 베이크처리에 의해 실행할 수 있다. 절연막(12b)의 막두께는 볼록부에 있어서 125nm로 한다. 또한, 절연막(12b)는 고밀도플라즈마CVD법에 의한 실리콘산화막 또는 폴리실라잔막이라도 좋다.
절연막(12b)에 의해 갭을 매립할 때 더미배선(11)이 형성되어 있기 때문에 갭의 폭이 작고, 갭내를 절연막(12b)에 의해 양호하게 매립할 수 있게 된다. 즉, 오목부의 막두께를 볼록부에 비해 두껍게 할 수 있다. 그 결과, 절연막(12b)의 표면의 오목볼록은 완화되어 그 고저차가 작은 것으로 할 수 있다.
다음에, 도 9에 도시한 바와 같이, TEOS를 사용한 CVD법에 의해 절연막(12c)를 형성한다. 절연막(12c)의 막두께는 700nm로 할 수 있다. 예를 들면, 더미배선(11)을 마련하지 않는 도 29와 같은 경우에는 절연막(12c)의 막두께는 1700nm정도 필요하게 되지만, 본 실시예 1에서는 더미배선(11)을 마련하고 있으므로, 막두께를 700nm로 얇게 할 수 있다. 그 결과, 절연막(12c)의 퇴적공정을 단축하여 공정부하를 저감할 수 있게 된다.
다음에, 도 10에 도시한 바와 같이, 절연막(12c)의 표면을 CMP법에 의해 연마해서 평탄화한다. 본 실시예 1에서는 절연막(12c)의 표면형상은 배선(10) 및 더미배선(11)의 형상을 또 절연막(12b)의 형상을 반영하기 위해, 장소에 관계 없이 대략 균일한 높이로 되어 있다. 그 결과, 연마속도는 장소에 관계 없이 대략 균일하게 되고 절연막(12c)의 표면을 거의 완전히 평탄화할 수 있다. 또, 절연막(12c)의 막두께가 700nm로 얇기 때문에, CMP연마량을 적게할 수 있어 CMP연마공정의 공정부하를 저감할 수도 있다. 또한, 연마량은 200nm로 할 수 있다.
다음에, CMP연마후의 표면세정을 실행하고 도 11에 도시한 바와 같이, TEOS를 사용한 CVD법에 의해 절연막(12d)를 형성한다. 절연막(12d)의 막두께는 200nm로 할 수 있다. 또한, 절연막(12d)를 생략하고 절연막(12c)의 막두께를 900nm로 할 수도 있다.
이와 같이 해서 제1층의 배선층이 완성된다. 그 후, 제1층 배선층과 마찬가지로 해서 제2층∼제4층의 배선층을 형성하고, 또 제5 배선층을 마찬가지로 형성할 수 있다. 그 후, 비활성화막(25)를 형성해서 도 1에 도시한 논리집적회로장치가 거의 완성된다.
본 실시예 1의 제조방법에 의하면, 절연막(12), (16), (19), (22)의 표면이 완전히 평탄화됨과 동시에, CMP연마되는 절연막의 퇴적공정 및 CMP연마의 공정을 단축하고 공정부하를 저감할 수 있다. 이와 같은 효과는 논리소자와 같이 일반적으로 3층 이상의 다층배선으로 되는 경우에 특히 현저하게 된다.
또한, 본 실시예 1에서는 배선층이 5층인 경우를 예시하였지만, 그것 보다 많은 층 또는 적은 층에 적용해도 좋고 배선층의 층수는 임의이다.
실시예 2
도 12는 본 발명의 다른 실시예인 논리집적회로장치의 1예를 도시한 단면도이다.
본 실시예 2의 논리집적회로장치는 실시예 1에서 설명한 논리집적회로장치와 제5층째의 배선층을 제외하고 대략 동일하다. 따라서, 이하의 설명에서는 동일 부분의 설명을 생략하고 다른 부분에 대해서만 설명한다.
본 실시예 2의 논리집적회로장치는 제5배선층에 배선(23) 이외에 더미배선(26)을 갖는다. 더미배선(26)이 배치되는 조건은 실시예 1에서 설명한 더미배선(11)의 조건과 거의 동일하다. 단, 제5배선층의 배선(23)에는 본딩패드(13)이 포함되기 때문에, 본딩패드(13)의 주변에 대해서는 더미배선(26)의 배치조건이 상이하다.
도 13은 제5배선층의 배선(23) 및 더미배선(26)의 배치를 도시한 평면도이다. 본딩패드(13)의 주변에는 더미배선(26)이 배치되지 않은 금지영역(27)이 마련되어 있다. 금지영역(27)은 본딩패드(13)의 끝부에서 20㎛의 범위로 할 수 있다.
이와 같은 논리집적회로장치에 의하면, 제5배선층에도 더미배선(26)이 형성되어 있으므로, 비활성화막(25)의 표면도 완전평탄화할 수 있게 된다. 그 결과, 도 14에 도시한 바와 같이, 범프(28)의 하지막으로 되는 BLM(Ball Limiting Metalization)막(29)의 가공을 정밀하게 실행할 수 있게 된다. 또, 본딩패드(13)의 주변에 금지영역(27)을 마련하는 것에 의해, 와이어본딩장치에 의한 본딩패드(13)의 자동검출을 확실하게 실행할 수 있게 된다.
또한, 본 실시예 2 및 상기한 실시예 1에 있어서, 더미배선(11), (15), (18), (21), (26)은 스크라이브영역A에도 형성할 수 있지만, 스크라이브영역A 또는 그 밖의 영역에 도 15의 (a) 및 도 15의 (b)에 도시한 바와 같은 포토리도그래피용 마커(30a), (30b)가 형성되어 있는 경우에는 그의 주변에 더미배선(11), (15), (18), (21), (26)이 배치되지 않은 금지영역(31a), (31b)를 마련할 수 있다. 또, 금지영역(31a), (31b)는 마커(30a), (30b)의 끝부에서 60㎛의 범위로 할 수 있다.
이와 같은 금지영역(31a), (31b)를 마련하는 것에 의해, 포토리도그래피에 사용하는 노출장치에 있어서 마커(30a), (30b)의 자동검출을 양호하게 실행할 수 있게 된다. 또한, 금지영역(31a), (31b)는 적어도 최상층의 배선층으로 구성되는 더미배선(26)에만 적용하고, 하층의 배선인 더미배선(11), (15), (18)에는 적용하지 않아도 좋고, 더미배선 자체를 마련하지 않도록 해도 좋다.
실시예 3
도 16은 본 발명의 다른 실시예인 DRAM의 1예를 도시한 단면도이다.
본 실시예 3의 DRAM의 반도체기판(1), 얕은 홈(2), 소자분리영역(3) 및 활성영역(4)에 대해서는 실시예 1과 동일하다. 또, 반도체기판(1)의 주면에는 p형 웰영역(32) 및 n형 웰영역(33)이 형성되어 있다.
p형 웰영역(32)의 활성영역(4)에는 DRAM의 메모리셀M을 구성하는 선택MISFET Qt와 주변회로의 MISFET Qn이 형성되고, n형 웰영역(33)의 활성영역(4)에는 주변회로의 MISFET Qp가 형성되어 있다. 또한, 도 16에 있어서, 좌측은 메모리셀형성영역이고, 중앙부 및 우측은 주변회로형성영역이다. DRAM의 메모리셀M은 선택MISFET Qt와 용량소자인 축적용량SN을 갖는다.
MISFET Qt, Qn, Qp의 게이트전극(7)은 예를 들면 다결정실리콘막으로 이루어지고, 그의 표면에는 실리사이드층(7a)가 형성되어 있다. MISFET Qt, Qn, Qp의 게이트전극(7)의 양측의 활성영역(4)에는 불순물반도체영역(8)이 형성되고, MISFET의 소오스-드레인영역을 구성한다. 불순물반도체영역(8)의 도전형은 MISFET의 도전형에 따라 다르고, MISFET Qt, Qn에 대해서는 n형, MISFET Qp에 대해서는 p형으로 된다. 또한, 주변회로의 MISFET Qn, Qp에 대해서는 불순물반도체영역(8)은 LDD구조로 되도록 도시되어 있지만 LDD가 아니더라도 좋다.
게이트전극(7)의 동일 층에는 게이트배선(6) 및 더미게이트배선(더미부재)(34)가 형성되어 있다. 게이트전극(7)은 게이트배선(6)의 일부이기도 하다. 또한, 게이트배선(6) 및 더미게이트배선(34)는 게이트전극(7)과 동시에(동일 층으로) 형성되기 때문에 그의 표면에 실리사이드층(6a), (34a)가 형성되어 있다. 게이트배선(6) 및 더미게이트배선(34)의 측면 및 상면에는 각각 실리콘산화막으로 이루어지는 사이드월스페이서(8b) 및 캡절연막(8c)가 형성되고, 그의 상층에는 절연막(35)가 형성된다. 절연막(35)는 예를 들면 TEOS실리콘산화막으로 할 수 있다. 절연막(35)의 상층에는 CMP법에 의해 평탄화된 절연막(36)이 형성된다. 절연막(36)은 예를 들면 BPSG막으로 할 수 있다. 본 실시예 3에서는 더미게이트배선(34)가 마련되어 있으므로, 절연막(36)을 거의 완전히 평탄화할 수 있다. 이와 같이 완전평탄화할 수 있는 것에 의해 도 17에 도시한 바와 같이, 리도그래피의 촛점심도가 얕아져도 0.2㎛레벨의 미세패턴을 실시한 제품의 양산화가 가능하게 된다.
더미게이트배선(34)의 배치는 실시예 1에서 설명한 더미배선(11)의 조건과 동일한 조건에 따른다. 또한, 더미게이트배선(34)는 접속구멍이 형성되는 영역에는 배치되지 않는다. 이것에 의해, 접속구멍의 개구를 문제없이 실행할 수 있다. 또, 더미게이트배선(34)는 주로 소자분리영역(3)상에 형성된다.
절연막(36)의 상층에는 예를 들면 TEOS실리콘산화막으로 이루어지는 절연막(37)을 형성할 수 있지만 생략할 수도 있다.
절연막(37)의 상층에는 DRAM의 비트선(38), 그것과 동일 층에 형성되는 배선(39) 및 더미배선(40)이 형성된다. 이들 배선은 예를 들면 CVD텅스텐막을 접착층으로 하는 다결정실리콘막으로 할 수 있다. 더미배선(40)은 실시예 1에서 설명한 더미배선(11)의 조건과 동일한 조건에 따른다. 단, 접속구멍이 형성된 영역에는 배치되지 않는다. 이것에 의해, 접속구멍의 개구를 문제없이 실행할 수 있다. 또, 비트선(38), 배선(39) 및 더미배선(40)의 측면 및 상면에는 각각 실리콘산화막으로 이루어지는 사이드월스페이서(41b) 및 캡절연막(41c)가 형성되고, 그의 상층에는 절연막(42)가 형성된다. 절연막(42)는 예를 들면 BPSG막으로 할 수 있고, CMP법에 의해 연마되어 평탄화되어 있는 것이다. 또한, 절연막(42)의 상층에는 예를 들면 TEOS실리콘산화막으로 이루어지는 절연막(43)을 형성할 수 있지만 생략할 수도 있다. 본 실시예 3에서는 더미배선(40)이 마련되어 있으므로, 절연막(42)를 거의 완전히 평탄화할 수 있다.
절연막(43)의 상층에는 DRAM의 축적용량SN과 제1층의 금속배선층이 형성되어 있다. 축적용량SN은 플러그(44)를 거쳐서 MISFET Qt의 불순물반도체영역(8)에 접속되는 하부전극(45)와 용량절연막(46)을 거쳐서 하부전극(45)에 대향해서 형성되는 플레이트전극(47)로 구성된다. 또, 축적용량SN은 절연막(48)에 의해 피복되어 있다. 또, 축적용량SN은 예를 들면 고밀도플라즈마법에 의해 형성된 실리콘산화막으로 이루어지는 절연막(49)에 의해 피복되고, 절연막(49)의 상층에 제1층의 배선(50) 및 더미배선(51)이 형성된다. 배선(50)은 접속구멍을 거쳐서 플레이트전극(47) 또는 반도체기판(1)의 주면의 불순물반도체영역(8)에 접속된다. 배선(50) 및 더미배선(51)은 동시에 형성되고, 예를 들면 CVD텅스텐을 접착층으로 하는 텅스텐막 또는 알루미늄막으로 할 수 있다. 더미배선(51)은 실시예 1에서 설명한 더미배선(11)과 동일한 조건으로 배치된다. 단, 축적용량SN이 형성되는 메모리매트영역에는 배치되지 않는다.
배선(50) 및 더미배선(51)은 예를 들면 고밀도플라즈마CVD법에 의한 실리콘산화막 또는 폴리실라잔막으로 이루어지는 절연막(52)에 의해 피복되고, 또 예를 들면 TEOS실리콘산화막으로 이루어지는 절연막(53)이 형성되어 있다. 절연막(53)은 CMP법에 의해 연마되어 평탄화되어 있다. 절연막(53)의 평탄성은 더미배선(51)이 형성되어 있으므로 거의 완전한 평탄성으로 할 수 있다.
절연막(53)의 상층에는 제2층의 배선(54), 더미배선(55) 및 절연막(56), 또 제3층의 배선(57), 더미배선(58) 및 절연막(59)가 형성되어 있다. 배선(54), 더미배선(55), 절연막(56), 배선(57), 더미배선(58) 및 절연막(59)에 대해서는 실시예 1에 있어서의 배선(10), 더미배선(11) 및 절연막(12)와 동일하게 할 수 있다.
본 실시예 3의 DRAM에 의하면, 게이트배선(6), 비트선(38), 제1층의 배선(50), 제2층의 배선(54) 및 제3층의 배선(57)의 각 층에 더미의 부재(34), (40), (51), (55), (58)을 마련하고 있으므로, 각 층의 절연막의 평탄성을 완전한 것으로 할 수 있다. 더미게이트배선(34), 더미배선(40), (51), (55), (58)을 메모리셀형성영역과 주변회로형성영역 사이에 배치하는 것에 의해 각 층의 절연막을 평탄화할 수 있다.
다음에, 본 실시예 3의 DRAM의 제조방법을 도 18∼도 21을 사용해서 설명한다. 도 18∼도 21은 본 실시예 3의 DRAM의 제조방법의 1예를 공정순으로 도시한 단면도이다.
반도체기판(1)의 주면으로의 소자분리영역(3)의 형성까지는 실시예 1과 동일하므로 생략한다.
다음에, 도 18에 도시한 바와 같이, 게이트절연막(5)로 되는 실리콘산화막을 형성하고, 게이트배선(6), 게이트전극(7) 및 더미게이트배선(34)로 되는 다결정실리콘막을 퇴적하고, 또 캡절연막(8c)로 되는 실리콘산화막을 퇴적한 후, 이들 적층막을 패터팅해서 게이트배선(6), 게이트전극(7) 및 더미게이트배선(34)를 형성한다. 게이트배선(6)(게이트전극(7))은 통상의 레이아웃룰에 따라 패터닝되고, 더미게이트배선(34)는 통상의 레이아웃룰 이외에 실시예 1에서 설명한 더미배선(11)의 조건을 거의 만족시키고 또한 소자분리영역(3)상에 배치되도록 패터닝된다.
다음에, 도 19에 도시한 바와 같이, 사이드월스페이서(8b)를 형성하고, 절연막(35)를 퇴적한 후 BPSG막을 퇴적한다. 그 후, BPSG막을 CMP법에 의해 연마해서 절연막(36)을 형성한다. BPSG막의 막두께는 800nm로 할 수 있고 CMP연마량은 400nm로 할 수 있다. 이것은 더미게이트배선(34)를 형성하지 않는 경우에는 더욱 두꺼운 BPSG막을 퇴적할 필요가 있고, CMP연마량도 증가시키는 것에 대해서 BPSG막의 막두께를 얇고 CMP연마량을 적게 할 수 있고, 공정부하를 저감할 수 있게 된다는 효과를 갖는다. 또한, BPSG막 이외에 PSG막 또는 고밀도플라즈마CVD법에 의한 실리콘산화막을 사용할 수 있다.
또한, 사이드월스페이서(8b) 및 캡절연막(8c)는 실리콘질화막으로 할 수도 있다. 실리콘질화막을 사용한 경우에는 접속구멍을 개구할 때의 에칭을 자기정합적으로 실행할 수 있게 된다.
다음에, 도 20에 도시한 바와 같이, CMP연마후의 세정을 실행한 후에 절연막(37)을 100nm의 막두께로 퇴적한다. 절연막(37)은 생략할 수도 있다. 그 후, 비트선(38) 및 축적용량SN의 하부전극(45)에 접속되는 플러그(44)를 형성한 후, 비트선(38), 배선(39) 및 더미배선(40)을 형성한다. 더미배선(40)은 실시예 1의 더미배선(11)의 조건과 동일 조건에 따라 배치된다. 또, 사이드월스페이서(41b) 및 캡절연막(41c)를 형성한 후 BPSG막을 퇴적하고, BPSG막을 CMP법에 의해 연마해서 절연막(42)를 형성한다. 또한, BPSG막 이외에 PSG막 또는 고밀도플라즈마CVD법에 의한 실리콘산화막을 사용할 수 있다. 여기서, 더미배선(40)이 형성되어 있으므로, 절연막(42)의 표면을 완전평탄화할 수 있음과 동시에 BPSG막의 막두께를 얇게 하고 CMP연마량을 감소시킬 수 있다. 또, CMP연마후의 세정을 실행하고, TEOS플라즈마CVD법 등에 의해 절연막(43)을 퇴적한다. 절연막(43)은 생략할 수도 있다.
다음에, 도 21에 도시한바와 같이, 축적용량SN을 형성하고 BPSG막을 퇴적해서 베이크처리를 실행하여 절연막(49)를 형성한다. 절연막(49)의 막두께는 500nm로 할 수 있다. 또, 접속구멍을 개구한 후 제1층의 배선으로 되는 텅스텐막을 CVD법에 의해 형성하고, 알루미늄막을 스퍼터법에 의해 형성한다. 그 후, 알루미늄막 및 텅스텐막을 패터닝해서 배선(50) 및 더미배선(51)을 형성한다. 더미배선(51)의 배치는 실시예 1의 더미배선(11)의 조건과 동일하지만, 또 축적용량SN이 배치된 메모리매트영역에는 배치되지 않는다는 조건이 가중된다. 도 22에 이 상황을 나타낸 평면도를 도시한다. 또, BPSG막을 퇴적해서 절연막(52)를 형성한 후 예를 들면 TEOS실리콘산화막을 퇴적하고 이것을 CMP법에 의해 연마해서 절연막(53)을 형성한다. 또한, BPSG막 이외에 PSG막 또는 고밀도플라즈마CVD법에 의한 실리콘산화막을 사용할 수 있다. 여기서, 더미배선(51)이 형성되어 있으므로, 절연막(53)의 표면을 완전평탄화할 수 있음과 동시에, TEOS실리콘산화막의 막두께를 얇게 해서 CMP연마량을 감소시킬 수 있다.
그 후, 실시예 1과 마찬가지로 제2층 배선층 및 제3층 배선층을 형성해서 실시예 3의 DRAM이 거의 완성된다.
본 실시예 3의 제조방법에 의하면, 각 층의 절연막이 완전평탄화됨과 동시에 공정부하를 저감할 수 있다.
또한, 본 실시예 3에 있어서도 실시예 1, 2에 설명한 바와 같이, 더미부재를 스크라이브영역에 형성할 수 있고, 본딩패드의 주변 및 마커의 주변에 더미부재를 배치하지 않도록 할 수 있다.
또, 퓨즈가 형성된 영역의 주변에도 더미부재를 배치하지 않도록 할 수도 있다. 또, 본 실시예 3과 같은 더미게이트배선(34)를 실시예 1, 2에 설명한 반도체집적회로장치에 마련해도 좋은 것은 물론이다.
실시예 4
도 23은 본 발명의 다른 실시예인 반도체집적회로장치의 1예를 도시한 단면도이다.
본 발명의 반도체집적회로장치는 반도체기판(1)의 활성영역(4)를 규정하는 소자분리영역D(3)에 더미영역(60)이 형성된 것이다. 즉, 넓은 소자분리영역D에 있어서, 더미영역(더미부재)(60)을 형성한다. 소자분리구조 이외의 반도체기판상의 소자 및 배선 등에 대해서는 실시예 1과 동일하므로 설명을 생략한다. 더미영역(60)은 스크라이브영역에도 형성되어도 좋고, 실시예 1의 더미배선(11)의 조건과 마찬가지의 조건으로 배치된다. 이와 같이 더미영역(60)이 형성되어 있으므로, CMP법을 사용해서 소자분리영역D(3)을 형성할 때 소자분리영역D(3)에 디싱이 발생하지 않고, 반도체기판(1)의 표면을 평탄화할 수 있게 된다. 또, 더미영역(60)의 크기가 작고, 그 수를 최적화하는 것에 의해 더미영역(60)에 의한 기생용량의 증가를 방지하고, 반도체집적회로장치의 성능을 유지할 수 있게 된다.
즉, 반도체기판(1)의 주면에 게이트배선(6)이 형성되는 영역에는 더미영역(60)을 배치하지 않은 쪽이 좋다. 즉, 게이트배선(6)의 하부에는 더미영역(60)이 배치되지 않은 금지영역(70)이 마련된다. 그 상황을 도 24 및 도 31에 도시한다. 더미영역(60)은 반도체기판(1)의 활성영역(4)와 동일한 작용을 갖고 있으므로 그의 바로 위에 배선(6)이 형성되면, 게이트배선(6)을 게이트절연막(5)를 거쳐서 활성영역(4)와 대향하게 되고 게이트배선(6)의 기생용량이 커지지만, 이와 같이 게이트배선(6)이 형성되는 영역에는 더미영역(60)을 배치하지 않는 경우에는 게이트배선(6)의 기생용량이 증가하는 일이 없다. 이 결과, 반도체집적회로장치의 성능을 저하시키는 일이 없다. 본 실시예에 있어서는 더미영역(60)은 폭a 및 길이b가 예를 들면 모두 15∼20㎛정도의 정방형으로 구성되지만, 이것에 한정되지 않고 장방형 이외의 형상이라도 좋다.
다음에, 본 실시예 4의 반도체집적회로장치의 제조방법을 도 25∼도 28을 사용해서 설명한다.
우선, 도 25에 도시한 바와 같이, 반도체기판(1)의 주면에 실리콘질화막(61)을 퇴적하고, 실리콘질화막(61) 및 반도체기판(1)을 패터닝해서 얕은 홈(2)를 형성한다. 얕은 홈(2)는 소자분리영역(3)으로 되는 것 및 더미영역(60)으로 되는 것의 양 쪽이 포함된다. 즉, 활성영역(4)를 규정하는 소자분리영역D(3)에 더미영역(60)이 형성되도록 얕은 홈(2)를 형성한다.
다음에, 도 26에 도시한 바와 같이, 예를 들면CVD법에 의해 실리콘산화막을 퇴적하고, 1차연마로서 실리콘산화막을 CMP법에 의해 연마해서 얕은 홈(2)에 실리콘산화막을 매립하는 것에 의해서 소자분리영역D(3) 및 더미영역(60)을 형성한다. 1차연마에는 실리콘산화물입자를 연마제로 하는 알칼리성의 슬러리를 사용할 수 있다. 이 경우, 실리콘산화막과 실리콘질화막의 연마속도의 비가 3∼4 : 1로 되기 때문에 실리콘질화막의 막두께를 어느 정도 두껍게 할 필요가 있다.
다음에, 도 27에 도시한 바와 같이, 또 2차연마를 실행하고 이물 및 손상층의 제거를 실행할 수 있다. 또한, 2차연마는 부드러운 패드를 사용해서 실행할 수 있고, 약액을 사용해도 좋지만 순수한 물을 사용해도 상관없다. 그 후, 반도체기판(1)의 양면을 세척하거나(scrub) 플루오르화수소산세정하고, 또 암모늄세정 및 염산세정한 후, 소자분리영역(3) 및 더미영역(60)의 에치백을 실행한다. 에치백은 드라이에칭 또는 웨트에칭에 의해 실행할 수 있다. 이와 같이 소자분리영역(3) 및 더미영역(60)의 에치백을 실행하는 것에 의해, 소자분리영역(3) 및 더미영역(60)의 높이를 활성영역(4)의 높이와 동등하게 하거나 또는 그것 보다 낮게 할 수 있다. 이것에 의해, 미세한 게이트배선의 가공이 가능하게 된다.
마지막으로, 실리콘질화막(61)을 제거해서 도 28에 도시한 활성영역(4)를 규정하는 소자분리영역D(3)이 형성된 반도체기판(1)이 마련된다. 이 후의 공정은 실시예 1과 동일하므로 생략한다.
또한, 1차연마를 산화셀륨을 연마제로 하는 슬러리를 사용해서 실행할 수 있다. 이 경우, 실리콘산화막과 실리콘질화막의 연마속도의 비는 30∼50 : 1로 되고, 실리콘질화막(61)의 막두께를 50nm 이하로 할 수 있다. 이와 같은 막두께는 프로세스설계상 무시할 수 있으므로, 상기의 소자분리영역(3) 및 더미영역(60)의 에치백을 생략할 수 있게 된다. 이것에 의해 공정을 간략화할 수 있게 된다.
이상, 본 발명자에 의해서 이루어진 발명을 그의 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다.
예를 들면, 상기 실시예 1∼4에서는 CMP공정을 절연막의 연마공정으로서 사용하였지만, 본 발명을 사용하면 CMP연마전에 이미 어느 정도의 평탄성을 확보할 수 있으므로, CMP연마를 마무리공정으로서 사용할 수도 있다. 이 경우, 마무리공정은 CMP법에 한정되지 않고 드라이벨트연마 또는 래핑법 등을 사용할 수 있다.
또, 도 32에 도시한 바와 같이, 실시예 4에 있어서 실시예 3에 설명한 더미게이트배선(34)를 마련해도 좋다. 도 33은 도 32의 주요부평면도이다. 더미게이트배선(34)는 소자분리영역D(3) 및 더미영역(60)상을 연장하도록 구성된다. 또, 더미게이트배선(34)는 전기적으로 부유상태로 구성되고, 게이트절연막(5)를 거쳐서 더미영역(60)상에 형성된다.
또한, MISFET Q1의 소오스-드레인영역인 반도체영역(8)을 형성할 때, 소자분리영역D(3)상을 피복하는 레지스트막을 마스크로 해서 이온주입하는 것에 의해, 더미영역(60)에는 불순물이 도입되지 않고, 더미영역(60)에 반도체영역(8)이 형성되지 않는다. 또, 도 34에 도시한 바와 같이, 더미게이트배선(34)를 배선형상으로 길게 형성해도 좋다.
이것에 의해, 절연막(9)의 표면의 평탄성을 향상시킬 수 있다. 또, 실시예 3에 있어서, 실시예에 설명한 더미영역(60)을 마련해도 좋은 것은 물론이다.
또 도시하고는 있지 않지만, 더미게이트배선(34)를 더미영역(60)상을 연장하지 않고 소자분리영역(3)상만을 연장시키도록 배치해도 좋다. 이것에 의해, 더미게이트배선(34)와 기판(1) 사이의 용량을 저감시킬 수 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.
CMP법에 의한 연마후의 부재표면을 완전히 평탄화할 수 있다.
포토리도그래피공정 및 에칭공정 등에서의 프로세스마진을 향상시키고, 미세한 가공 및 고집적화에 대응할 수 있어 반도체집적회로장치의 신뢰성 및 제조양품률을 향상시킬 수 있다.
프로세스개시를 용이하게 할 수 있다.
CMP법에 의해 연마되는 부재의 연마량을 저감하고, 공정부하의 저감 및 공정시간의 단축에 의한 비용경쟁력의 향상을 도모할 수 있다.
CMP법에 의해 완전평탄화가 가능한 부재패턴의 설계방법을 제공할 수 있다.
완전평탄화를 실현하기 위한 대책에 의해 발생하는 배선 등의 기생용량의 증가를 억제하고 반도체집적회로장치의 성능을 확보할 수 있다.
도 1은 본 발명의 반도체집적회로장치의 실시예 1인 논리집적회로장치의 1예를 도시한 단면도,
도 2는 도 1에 있어서의 제1 배선층에 있어서의 배선 및 더미배선의 배치를 도시한 주요부평면도,
도 3의 (a)는 도 3의 (b)에 있어서 A-A선을 따른 방향의 단면도, 도 3의 (b)는 배선 및 더미배선의 배치에 적용되는 레이아웃룰을 설명하는 평면도,
도 4는 도 1에 있어서의 배선부분을 확대해서 도시한 단면도,
도 5는 본 발명의 실시예 1의 논리집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 6은 본 발명의 실시예 1의 논리집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 7은 본 발명의 실시예 1의 논리집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 8은 본 발명의 실시예 1의 논리집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 9는 본 발명의 실시예 1의 논리집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 10은 본 발명의 실시예 1의 논리집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 11은 본 발명의 실시예 1의 논리집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 12는 본 발명의 실시예 2인 논리집적회로장치의 1예를 도시한 단면도,
도 13은 제5 배선층의 배선 및 더미배선의 배치를 도시한 평면도,
도 14는 본 발명의 다른 실시예인 논리집적회로장치의 1예를 도시한 단면도,
도 15의 (a) 및 도 15의 (b)는 본 발명의 실시예의 논리집적회로장치의 다른 예를 도시한 평면도,
도 16은 본 발명의 실시예 3인 DRAM의 1예를 도시한 단면도,
도 17은 패턴치수와 리도그래피의 촛점심도의 관계를 도시한 그래프,
도 18은 본 발명의 실시예 3의 DRAM의 제조방법의 1예를 공정순으로 도시한 단면도,
도 19는 본 발명의 실시예 3의 DRAM의 제조방법의 1예를 공정순으로 도시한 단면도,
도 20은 본 발명의 실시예 3의 DRAM의 제조방법의 1예를 공정순으로 도시한 단면도,
도 21은 본 발명의 실시예 3의 DRAM의 제조방법의 1예를 공정순으로 도시한 단면도,
도 22는 본 발명의 실시예 3의 DRAM의 제조방법의 1예를 공정순으로 도시한 평면도,
도 23은 본 발명의 실시예 4인 반도체집적회로장치의 1예를 도시한 단면도,
도 24는 본 발명의 실시예 4인 반도체집적회로장치의 1예를 도시한 평면도,
도 25는 본 발명의 실시예 4의 반도체집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 26은 본 발명의 실시예 4의 반도체집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 27은 본 발명의 실시예 4의 반도체집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 28은 본 발명의 실시예 4의 반도체집적회로장치의 제조방법의 1예를 공정순으로 도시한 단면도,
도 29의 (a)∼도 29의 (d)는 본 발명자가 검토한 CMP법에 의한 평탄화기술을 설명하기 위한 단면도,
도 30은 패턴간 거리에 대한 CMP연마량의 변동값을 도시한 그래프,
도 31은 본 발명의 실시예 4인 반도체집적회로장치의 1예를 도시한 평면도,
도 32는 본 발명의 다른 실시예인 반도체집적회로장치의 1예를 도시한 단면도,
도 33은 도 32에 도시한 반도체집적회로장치의 주요부평면도,
도 34는 도 32에 도시한 반도체집적회로장치의 주요부평면도.

Claims (47)

  1. 반도체 집적회로장치로서,
    반도체기판의 회로형성영역에 형성된 활성영역과,
    스크라이브영역에 형성된 더미영역과,
    상기 활성영역에 형성된 반도체소자와,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 제1 홈과,
    상기 더미영역을 사이에 두도록, 그 양측에 형성된 제2 홈과,
    상기 제1 및 제2 홈에 매립된 절연막
    을 가지는 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 더미영역은 반도체소자로서 기능하지 않는 영역인 반도체 집적회로장치.
  3. 제1항에 있어서,
    상기 더미영역은 능동소자의 일부로서 기능하지 않는 영역인 반도체 집적회로장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 홈은 상기 제2 홈과 일체로 형성되는 반도체 집적회로장치.
  5. 반도체 집적회로장치로서,
    스크라이브영역에 형성된 제1 더미영역과,
    반도체기판의 회로형성영역에 형성된 활성영역 및 제2 더미영역과,
    상기 활성영역에 형성된 반도체소자와,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 제1 홈과,
    상기 제1 더미영역을 사이에 두도록, 그 양측에 형성된 제2 홈과,
    상기 제2 더미영역을 사이에 두도록, 그 양측에 형성된 제3 홈과,
    상기 제1, 제2 및 제3 홈에 매립된 절연막
    을 가지는 반도체 집적회로장치.
  6. 제5항에 있어서,
    상기 제2 더미영역은, 패드형성영역에 형성되는 반도체 집적회로장치.
  7. 제5항에 있어서,
    상기 제1 및 제2 더미영역은, 반도체소자로서 기능하지 않는 영역인 반도체 집적회로장치.
  8. 제5항에 있어서,
    상기 제1 및 제2 더미영역은, 능동소자의 일부로서 기능하지 않는 영역인 반도체 집적회로장치.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 홈은 상기 제3 홈과 일체로 형성되는 반도체 집적회로장치.
  10. 반도체기판과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하는 활성영역과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 제1 홈과,
    상기 더미영역을 사이에 두도록, 그 양측에 형성된 제2 홈과,
    상기 홈에 매립된 절연막과,
    상기 활성영역에 형성된 소스영역, 드레인영역, 및 상기 활성영역 상에 형성된 게이트전극으로 이루어지는 제1 MISFET
    를 갖고,
    상기 더미영역은, 스크라이브영역에 주기적으로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제10항에 있어서,
    상기 제1 홈은 상기 제2 홈과 일체로 형성되는 반도체 집적회로장치.
  12. 반도체기판과,
    상기 반도체기판에 형성되며, 능동소자의 일부로서 기능하는 활성영역과,
    상기 반도체기판에 형성된, 스크라이브영역과,
    상기 스크라이브영역에 형성되며, 능동소자의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역 및 더미영역을 규정하는 홈과,
    상기 홈에 매립된 절연막
    을 갖고,
    상기 더미영역은, 상기 스크라이브영역에 주기적으로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  13. 반도체기판과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하지 않는 제1 더미영역과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하는 활성영역과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하지 않는 제2 더미영역과,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 제1 홈과,
    상기 제1 더미영역을 사이에 두도록, 그 양측에 형성된 제2 홈과,
    상기 제2 더미영역을 사이에 두도록, 그 양측에 형성된 제3 홈과,
    상기 홈에 매립된 절연막과,
    상기 활성영역에 형성된 소스영역, 드레인영역, 및 상기 활성영역 상에 형성된 게이트전극으로 이루어지는 제1 MISFET
    를 갖고,
    상기 제1 더미영역은, 스크라이브영역에 주기적으로 형성되며,
    상기 제2 더미영역은, 회로형성영역에 주기적으로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제13항에 있어서,
    상기 제1 홈은 상기 제3 홈과 일체로 형성되는 반도체 집적회로장치.
  15. 반도체기판과,
    상기 반도체기판에 형성된, 스크라이브영역과,
    상기 스크라이브영역에 형성되며, 능동소자의 일부로서 기능하지 않는 제1 더미영역과,
    상기 반도체기판에 형성되며, 능동소자의 일부로서 기능하는 활성영역과, 능동소자의 일부로서 기능하지 않는 제2 더미영역과,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 제1 홈과,
    상기 제1 더미영역을 사이에 두도록, 그 양측에 형성된 제2 홈과,
    상기 제2 더미영역을 사이에 두도록, 그 양측에 형성된 제3 홈과,
    상기 홈에 매립된 절연막
    을 갖고,
    상기 제1 더미영역은, 상기 스크라이브영역에 주기적으로 형성되며,
    상기 제2 더미영역은, 회로형성영역에 주기적으로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제15항에 있어서,
    상기 제1 홈은 상기 제3 홈과 일체로 형성되는 반도체 집적회로장치.
  17. 반도체기판과,
    상기 반도체기판에 형성되며, 능동소자의 일부로서 기능하는 활성영역과,
    상기 반도체기판에 형성된, 스크라이브영역과,
    상기 스크라이브영역에 형성되며, 능동소자의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역 및 더미영역을 규정하는 홈과,
    상기 홈에 매립된 절연막과,
    상기 더미영역 상 또는 더미영역을 규정하는 홈 상에 소자로서 기능하지 않는 더미배선
    을 갖고 있는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제17항에 있어서,
    상기 더미영역 또는 더미배선은, 상기 스크라이브영역에 주기적으로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  19. 반도체기판과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하는 활성영역과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 제1 홈과,
    상기 더미영역을 사이에 두도록, 그 양측에 형성된 제2 홈과,
    상기 홈에 매립된 제1 절연막과,
    상기 활성영역에 형성된 소스영역, 드레인영역, 및 상기 활성영역 상에 형성된 게이트전극으로 이루어지는 제1 MISFET와,
    상기 제1 MISFET 상에 위치하는 제2 절연막과,
    상기 더미영역 상에 형성된 더미배선
    을 갖고,
    상기 더미영역 및 더미배선은, 스크라이브영역에 각각 주기적으로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제19항에 있어서,
    상기 더미배선은, 제1 MISFET를 구성하는 게이트전극과 동일층으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  21. 제19항에 있어서,
    상기 제1 홈은 상기 제2 홈과 일체로 형성되는 반도체 집적회로장치.
  22. 반도체기판과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하는 활성영역과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 더미영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 홈에 매립된 제1 절연막과,
    상기 활성영역에 형성된 소스영역, 드레인영역, 및 상기 활성영역 상에 형성된 게이트전극으로 이루어지는 제1 MISFET와,
    상기 제1 MISFET 상에 위치하는 제2 절연막과,
    상기 제1 MISFET의 소스영역 또는 드레인영역의 한쪽에 접속되며, 상기 제2 절연막 상으로 연장하는 제1 도전성층과,
    상기 제1 도전성층과 동일층으로 형성된 더미배선
    을 갖고,
    상기 더미영역은, 스크라이브영역 상에 주기적으로 형성되며,
    상기 더미배선은, 상기 스크라이브영역에 주기적으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  23. 제22항에 있어서,
    제1 MISFET는 다이내믹형의 메모리셀을 구성하고, 제1 도전성층은 비트선으로서 기능하는 것을 특징으로 하는 반도체 집적회로장치.
  24. 제17항 내지 제23항 중 어느 한 항에 있어서,
    상기 더미영역은, 상기 스크라이브영역 및 회로형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  25. 제24항에 있어서,
    상기 더미영역은, 상기 스크라이브영역 및 패드형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  26. 제17항 내지 제23항 중 어느 한 항에 있어서,
    상기 더미배선은, 상기 스크라이브영역 및 회로형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  27. 제26항에 있어서,
    상기 더미배선은, 상기 스크라이브영역 및 패드형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  28. 제17항 내지 제23항 중 어느 한 항에 있어서,
    상기 더미배선 및 상기 더미영역은, 상기 스크라이브영역 및 회로형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  29. 제28항에 있어서,
    상기 더미배선 및 상기 더미영역은, 상기 스크라이브영역 및 패드형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치,
  30. 반도체기판과,
    상기 반도체기판에 형성된 제1 영역과,
    상기 제1 영역에 형성된 제1 MISFET와,
    상기 제1 영역에 접속된 제1 도전성층과,
    상기 제1 영역을 사이에 두도록 그 양측에 형성된 홈과,
    상기 홈에 매립된 절연막과,
    상기 반도체기판에 형성되며, 소스영역 및 드레인영역이 형성되지 않는 제2 영역과,
    상기 제2 영역을 사이에 두도록 그 양측에 형성된 홈과,
    상기 홈에 매립된 절연막과,
    상기 제2 영역 상에 형성된 제2 도전성층
    을 갖고,
    상기 제2 영역은 스크라이브영역에 형성되며,
    상기 제2 영역 및 제2 도전성층은 각각 주기적으로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  31. 제30항에 있어서,
    제1 MISFET는 다이내믹형의 메모리셀을 구성하는 것을 특징으로 하는 반도체 집적회로장치.
  32. 제30항 또는 제31항에 있어서,
    상기 제2 영역은, 상기 스크라이브영역 및 회로형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  33. 제32항에 있어서,
    상기 제2 영역은, 상기 스크라이브영역 및 패드형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  34. 제30항 또는 제31항에 있어서,
    상기 제2 도전성층은, 상기 스크라이브영역 및 회로형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  35. 제34항에 있어서,
    상기 제2 도전성층은, 상기 스크라이브영역 및 패드형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  36. 제30항 또는 제31항에 있어서,
    상기 제2 도전성층 및 상기 제2 영역은, 상기 스크라이브영역 및 회로형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  37. 제36항에 있어서,
    상기 제2 도전성층 및 상기 제2 영역은, 상기 스크라이브영역 및 패드형성영역에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  38. 반도체기판과,
    상기 반도체기판에 형성되며, 능동소자의 일부로서 기능하는 활성영역과,
    상기 반도체기판에 형성된, 스크라이브영역과,
    상기 스크라이브영역에 형성되며, 능동소자의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역 및 더미영역을 규정하는 홈과,
    상기 홈에 매립된 절연막과,
    상기 스크라이브영역에 형성되며, 소자로서 기능하지 않는 더미배선
    을 갖고 있는 것을 특징으로 하는 반도체 집적회로장치.
  39. 제38항에 있어서,
    상기 더미배선은, 상기 활성영역에 형성되는 트랜지스터의 게이트전극과 동일층으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  40. 제38항에 있어서,
    상기 더미배선은, 메모리 소자의 배선과 동층의 배선으로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  41. 제38항에 있어서,
    상기 더미배선은, 다이내믹형의 메모리셀의 비트선과 동층의 배선으로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  42. 반도체기판과,
    상기 반도체기판에 형성된 제1 영역과,
    상기 제1 영역에 형성된 제1 MISFET와,
    상기 제1 영역에 접속된 제1 도전성층과,
    상기 제1 영역을 사이에 두도록 그 양측에 형성된 홈과,
    상기 홈에 매립된 절연막과,
    상기 반도체기판에 형성되며, 소스영역 및 드레인영역이 형성되지 않는 제2 영역과,
    상기 제2 영역을 사이에 두도록 그 양측에 형성된 홈과,
    상기 홈에 매립된 절연막과,
    상기 제2 영역 상에 형성되며, 또한 소자로서 기능하지 않는 제2 도전성층
    을 갖고,
    상기 제2 영역 및 제2 도전성층은 스크라이브영역에 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  43. 제42항에 있어서,
    제1 MISFET는 다이내믹형의 메모리셀을 구성하는 것을 특징으로 하는 반도체 집적회로장치.
  44. 반도체기판과,
    상기 반도체기판에 형성되며, MISFET로서 기능하는 활성영역과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 더미영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 홈에 매립된 제1 절연막과,
    상기 활성영역에 형성된 소스영역, 드레인영역, 및 상기 활성영역 상에 형성된 게이트전극으로 이루어지는 다이내믹형의 메모리셀의 제1 MISFET와,
    상기 제1 MISFET 상에 위치하는 제2 절연막과,
    상기 제1 MISFET의 소스영역 또는 드레인영역의 한쪽에 접속되며, 상기 제2 절연막 상으로 연장되는 비트선과,
    상기 비트선과 동일층으로 형성된 더미배선과,
    상기 더미배선 및 비트선상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성되며, 또한 상기 제1 MISFET의 소스영역 또는 드레인영역의 한쪽에 접속된 상기 다이내믹형의 메모리셀의 용량소자(SN)
    를 갖고,
    상기 더미영역 및 더미배선은 스크라이브영역 상에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  45. 반도체기판과,
    상기 반도체기판에 형성되며, MISFET로서 기능하는 활성영역과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 더미영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 홈에 매립된 제1 절연막과,
    상기 활성영역에 형성된 소스영역, 드레인영역, 및 상기 활성영역 상에 형성된 게이트전극으로 이루어지는 다이내믹형의 메모리셀의 제1 MISFET와,
    상기 제1 MISFET의 게이트전극과 동일층으로 형성된 더미배선과,
    상기 제1 MISFET 및 더미배선 상에 위치하는 제2 절연막과,
    상기 제1 MISFET의 소스영역 또는 드레인영역의 한쪽에 접속되며, 상기 제2 절연막 상으로 연장되는 비트선과,
    상기 비트선 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성되며, 또한 상기 제1 MISFET의 소스영역 또는 드레인영역의 한쪽에 접속된 상기 다이내믹형의 메모리셀의 용량소자(SN)
    를 갖고,
    상기 더미영역 및 더미배선은 스크라이브영역 상에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  46. 반도체기판과,
    상기 반도체기판에 형성되며, MISFET로서 기능하는 활성영역과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 더미영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 홈에 매립된 제1 절연막과,
    상기 활성영역에 형성된 소스영역, 드레인영역, 및 상기 활성영역 상에 형성된 게이트전극으로 이루어지는 다이내믹형의 메모리셀의 제1 MISFET와,
    상기 제1 MISFET의 게이트전극과 동일층으로 형성된 제1 더미배선과,
    상기 제1 MISFET 및 제1 더미배선 상에 위치하는 제2 절연막과,
    상기 제1 MISFET의 소스영역 또는 드레인영역의 한쪽에 접속되며, 상기 제2 절연막 상으로 연장되는 비트선과,
    상기 비트선과 동일층으로 형성된 제2 더미배선과,
    상기 제2 더미배선 및 비트선 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 형성되며, 또한 상기 제1 MISFET의 소스영역 또는 드레인영역의 한쪽에 접속된 상기 다이내믹형의 메모리셀의 용량소자(SN)
    를 갖고,
    상기 더미영역, 제1 더미배선 및 제2 더미배선은 스크라이브영역 상에 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  47. 반도체기판과,
    상기 반도체기판에 형성되며, MISFET로서 기능하는 활성영역과,
    상기 반도체기판에 형성되며, MISFET의 일부로서 기능하지 않는 더미영역과,
    상기 활성영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 더미영역을 사이에 두도록, 그 양측에 형성된 홈과,
    상기 홈에 매립된 제1 절연막과,
    상기 활성영역에 형성된 소스영역, 드레인영역, 및 상기 활성영역 상에 형성된 게이트전극으로 이루어지는 다이내믹형의 메모리셀의 제1 MISFET와,
    상기 제1 MISFET 상에 위치하는 제2 절연막과,
    상기 제1 MISFET의 소스영역 또는 드레인영역의 한쪽에 접속되며, 상기 제2 절연막 상으로 연장되는 비트선과,
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