JP3631076B2 - 半導体装置の構造 - Google Patents
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Description
【発明の属する技術分野】
本発明は、LSIの配線構造及びその製造方法に関するものである。
【0002】
【従来の技術】
従来、LSIは以下に示す方法により製造されているものがあった。図9の断面形状フロー図において説明する。半導体基板にトランジスタ等の素子(図示せず)を回路形成領域に形成後、絶縁膜を形成し、半導体基体101を形成する。その後、この半導体基体101上に、アルミなどの金属膜を形成し、ホトリソ及びエッチング工程により回路形成領域に所望の配線パターン102を形成する。この状態を図9(a)に示す。次に、絶縁膜として例えばシリコン酸化膜103をCVD(Chemical Vapor Deposition)法で、配線パターン102を含む半導体基体101上に被覆形成する。その後、平坦化のためにSOG(Spin On Grass)膜104をシリコン酸化膜103上に塗布する。ここで、 形成されるSOG膜104の膜厚は下地に配線パターン102のない領域では厚く、配線パターン102上には薄くなるため、平坦化を実現できる。次に、このSOG膜104上にシリコン酸化膜105をCVD法で形成する。この状態を図9(b)に示す。その後、ホトリソ及びエッチング工程を行い、回路形成領域とその領域の製造余裕を含めたデバイスチップのエッジ(縁)1000の外側を半導体基体101まで露出させ、また、回路形成領域のボンディングのためのパッド部において配線パターン102が露出するように開口部106を形成する。この状態を図9(c)に示す。
【0003】
【発明が解決しようとする課題】
しかし、以上述べた半導体装置の製造方法では、デバイスチップのエッジ及びボンディングのための開口部106の側壁のSOG膜104露出面から水分がデバイス内に侵入し、配線パターン102等の金属を腐食させる。これにより、デバイス特性の劣下を引き起こし、信頼性を低下させてしまう。これは、SOG膜104が吸湿性の膜のためである。
【0004】
【課題を解決するための手段】
上記課題を解決すべく、本発明の半導体装置の構造は、半導体基体上に、導電性膜からなる配線パターンを有する回路形成領域と、上記回路形成領域の外側に上記回路形成領域を囲んで上記基体上に有する、上記導電性膜からなり、上記配線パターンと電気的に絶縁されたダミーパターンと、上記回路形成領域の上記配線パターン間の上記基体上に、第1の絶縁膜、第2の絶縁膜及び第3の絶縁膜が順に積層され、上記回路形成領域から延在する上記第1の絶縁膜と上記第3の絶縁膜が、上記ダミーパターン上に順に積層されていることを特徴とする。
【0005】
【発明の実施の形態】
以下、本発明の実施例を図1、3、5,7,8の断面形状図と、図2,4、6の補助図を用いて詳細に説明する。
【0006】
図1は本発明の第1実施例による半導体装置の製造方法の流れを示す工程断面フロー図である。本発明の第1実施例における半導体装置の製造方法について以下に説明する。
【0007】
まず始めに、半導体基板にトランジスタ等の素子(図示せず)を回路形成領域に形成後、絶縁膜を形成し、半導体基体201を形成する。その後、この半導体基体201上に、導電性膜として膜厚600nmのアルミ金属膜を形成し、ホトリソ及びエッチング工程により回路形成領域に所望の配線パターン202を形成する。この配線パターン202形成の際、回路形成領域の配線パターン202と電気的に絶縁された所定の幅寸法のパターン(以下、ダミーパターンという)202aをアルミ金属膜で形成する。このダミーパターン202aは、平面パターンで回路形成領域より製造余裕寸法以上外側で、かつ、後に形成されるデバイスチップのエッジから製造余裕寸法以上内側に形成する。
【0008】
例えば、デバイスチップのサイズが1000×1000μmの正方形で、回路形成領域が800×800μmの正方形で、このデバイスチップ正方形と回路形成領域の正方形の重心が同じで、製造余裕寸法がホトリソ工程の余裕(ここでは、0.05μmとする)で決まるとすると、ダミーパターンが形成可能とされる領域は、((1000−0.05)−(800+0.05))/2の寸法幅の帯状領域で、回路領域を囲むようになる。
【0009】
さらに、デバイスチップのエッジから回路形成領域側に距離Lの位置に所定幅Lwのダミーパターン202aを形成するとする。ここで距離Lは10μm以上の値であることが望ましい。この状態の断面形状図を図1(a)に示す。また、デバイスチップの平面パターンで見ると、このダミーパターン202aはチップ周囲に沿ってチップ内帯状に形成されることになる。
【0010】
次に、配線パターン202やダミーパターン202aを含む半導体基体201上に、第1の絶縁膜としてシリコン酸化膜203をCVD法で200nm形成する。次に、平坦化のために第2の絶縁膜としてSOG膜204をシリコン酸化膜203上に塗布、形成する。この際、ダミーパターン202a上に形成されたシリコン酸化膜203の上にはSOG膜204がほとんど形成されないようにする。その後、露出したシリコン酸化膜203及びSOG膜204の上に、第3の絶縁膜としてシリコン酸化膜205をCVD法で400nm形成する。この状態の断面形状図を図1(b)に示す。
【0011】
さらにその後、ホトリソ及びエッチング工程を行い、デバイスチップのエッジ1000の外側において半導体基体201を露出させる。この状態の断面形状図を図1(c)に示す。
【0012】
以上のような製造方法で、以下の評価を行った。
【0013】
図1(c)に示す距離Lを10μm以上の任意の値とし、固形分濃度5.2wt%,粘度1.03mPa.secのSOG膜204を回転数5000rpmで塗布、形成した。
【0014】
これらの条件により、幅Lwのダミーパターン202a上に形成されるSOG膜の膜厚は図2(a)のグラフに示されるような結果になった。図2(a)のグラフの縦軸は図1(c)のダミーパターン202a上に形成されるSOG膜の膜厚である。横軸は寸法Lw、又はLsである。寸法Lsは、断面形状図を模式的に表す図2(b)に示されるように、平面パターンで回路形成領域内の配線パターンのうちダミーパターンまでの最短寸法を示す。ここで、 図2(b)に示す配線パターン間シリコン酸化膜203上のSOG膜の膜厚は約120nmとなった。
【0015】
図2(a)のグラフにおいて、グラフ1は、寸法Lsを2.6μmに設定して、寸法Lwを1〜100μmまで変化させた場合のダミーパターン202a上の膜厚を示す。寸法Lwを大きくするにつれてダミーパターン202a上の膜厚も大きくなっている。また、グラフ2は、寸法Lwを1.0μmに設定して、寸法Lsを0.9〜5μmまで変化させた場合のダミーパターン202a上の膜厚を示す。寸法Lwを1.0μmとすれば、寸法Lsを5μmまで大きくしてもダミーパターン202a上のSOG膜の膜厚はほぼ0nmであった。
【0016】
これらの結果から、ダミーパターン202a上のSOG膜の膜厚をほぼ0nmにするためには幅Lwを1μm程度とすれば良いことがわかる。すなわち、ダミーパターン202aの幅Lwを1μm程度とし、かつデバイスチップのエッジ1000から回路形成領域側への距離Lが10μm以上になるように、ダミーパターン202aを配置すれば、図1(c)に示すように、デバイスチップのエッジからのSOG膜はダミーパターン202aと回路形成領域から延在するシリコン酸化膜205とで、回路形成領域側SOG膜とは遮断される。
【0017】
これにより、SOG膜を介して回路形成領域へ水分が侵入することを防ぐことができる。なお、この幅寸法1μmをさらに極端に短くすると、水分の侵入防止の効果が低くなると考えられる。
【0018】
配線パターン202形成時に、ダミーパターン202aを形成できるので、新たな工程を必要とせず、SOG膜を介して回路形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果が得られる。
【0019】
次に、本発明の第2実施例における半導体装置の製造方法について以下に説明する。図3は本発明の第2実施例による半導体装置の製造方法の流れを示す工程断面フロー図である。
【0020】
半導体基板にトランジスタ等の素子(図示せず)を回路形成領域に形成後、絶縁膜を形成し、半導体基体201を形成する。その後、この半導体基体201上に、第1の膜として膜厚約300nmのタングステンポリサイド膜を形成し、ホトリソ及びエッチング工程により、第1のダミーパターン300aを形成する。この第1のダミーパターン300aは、第1実施例のダミーパターンと同様に、デバイスチップのエッジから回路形成領域側に距離Lの位置に幅Lwで形成する。ここで距離Lは10μm以上の値とする。また、デバイスチップの平面パターンで見ると、この第1のダミーパターン300aはチップ周囲に沿ってチップ内帯状に形成されることになる。さらに、第1実施例に記載したように製造余裕寸法についても同様に考慮される。
【0021】
次に、第1のダミーパターン300aを含めた半導体基体201上に第1の絶縁膜として不純物濃度P2O5=15wt%,B2O3=10wt%のBPSG膜(Boro Phosph Silicate Grass)302を800nm形成する。その後、900℃、窒素雰囲気、30分の熱処理を行い、平坦化する。この後、 BPSG膜上に導電性膜として膜厚600nmのアルミ金属膜を形成し、ホトリソ及びエッチング工程により、配線パターン304及び第2のダミーパターン304aを形成する。第2のダミーパターン304aは、第1のダミーパターン300a上に形成されたBPSG膜302上に形成される。第2のダミーパターン304aは、第1のダミーパターン300aと略同一パターンで、略同一の位置に形成する。この際、製造余裕寸法のばらつきによる寸法の違いや位置ずれが起こり得るものとする。この状態の断面形状を図3(a)に示す。
【0022】
次に、配線パターン304及び第2のダミーパターン304aを含むBPSG膜302上に、第2の絶縁膜としてシリコン酸化膜306をCVD法で200nm形成する。次に、平坦化のために第3の絶縁膜としてSOG膜308をシリコン酸化膜306上に塗布、形成する。その後、露出したシリコン酸化膜306及びSOG膜308の上に、第4の絶縁膜としてシリコン酸化膜310をCVD法で400nm形成する。この状態の断面形状図を図3(b)に示す。
【0023】
さらにその後、ホトリソ及びエッチング工程を行い、デバイスチップのエッジ1000外側においてBPSG膜302を露出させる。この状態の断面形状図を図3(c)に示す。
【0024】
以上のような製造方法で、以下の評価を行った。
【0025】
図3(c)に示す距離Lを10μm以上の任意の値とし、固形分濃度5.2wt%,粘度1.03mPa.secのSOG膜308を回転数5000rpmで塗布、形成した。
【0026】
これらの条件により、幅Lwの第2のダミーパターン304a上に形成されるSOG膜の膜厚は図4(a)のグラフに示されるような結果になった。図4(a)のグラフの縦軸は図3(c)の第2のダミーパターン304a上に形成されるSOG膜の膜厚である。横軸は寸法Lw、又はLsである。寸法Lsは、断面形状図を模式的に表す図4(b)に示されるように、平面パターンで回路形成領域内の配線パターンのうちダミーパターンまでの最短寸法を示す。なお、この第2実施例では、上述したように、第2のダミーパターン304aの幅寸法に合わせて第1のダミーパターン300aの幅寸法も略同一になるように形成している。ここで、 図3(b)に示す配線パターン間シリコン酸化膜306上のSOG膜の膜厚は約120nmとなった。
【0027】
図4(a)のグラフにおいて、グラフ3は、寸法Lsを2.6μmに設定して、寸法Lwを1〜7μmまで変化させた場合の第2のダミーパターン304a上の膜厚を示す。寸法Lwが2μm以上では、 Lwが大きくなるにつれて第2のダミーパターン304a上の膜厚も大きくなっている。また、グラフ4は、寸法Lwを1.0μmに設定して、寸法Lsを0.9〜5μmまで変化させた場合の第2のダミーパターン304a 上の膜厚を示す。寸法Lw=1.0μmで、寸法Lsを5μmまで大きくしても第2のダミーパターン304a上のSOG膜の膜厚はほぼ0nmであった。
【0028】
これらの結果から、第2のダミーパターン304a上のSOG膜の膜厚をほぼ0nmにするためには幅Lwを2μm以下とすれば良いことがわかる。すなわち、第1のダミーパターン300a及び第2のダミーパターン304aの幅Lwを1〜2μmとし、かつデバイスチップのエッジ部から回路形成領域側に距離Lが10μm以上になるように、第1のダミーパターン300a及び第2のダミーパターン304aを配置すれば、図3(c)に示すように、デバイスチップのエッジからのSOG膜は第2のダミーパターン304aと回路形成領域から延在するシリコン酸化膜310とで、回路形成領域側SOG膜とは遮断される。
【0029】
これにより、SOG膜を介して回路形成領域へ水分が侵入することを防ぐことができる。
【0030】
第1実施例同様に、SOG膜を介して回路形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果が得られる。また、第1の膜が上述したように導電性の膜であれば、第1の膜による配線パターン形成時に、第1のダミーパターン300aを形成できる。このように配線パターンを2層以上形成するデバイスにも対応でき、この場合に新たな工程を必要としない。また、第1のダミーパターン300a及び第2のダミーパターン304aの幅Lwを1〜2μmと寸法の選択の範囲が第1実施例に比べて広くなる効果を得る。
【0031】
図5は本発明の第3実施例による半導体装置の製造方法の流れを示す工程断面フロー図である。本発明の第3実施例における半導体装置の製造方法について以下に説明する。
【0032】
半導体基板にトランジスタ等の素子(図示せず)を回路形成領域に形成後、絶縁膜を形成し、半導体基体201を形成する。その後、この半導体基体201上に、導電性膜として膜厚600nmのアルミ金属膜を形成し、ホトリソ及びエッチング工程により回路形成領域に所望の配線パターン402を形成する。この配線パターン402形成の際、回路形成領域の配線パターン402と電気的に絶縁された所定の幅寸法のパターン(以下、ダミーパターンという)402aをアルミ金属膜で形成する。このダミーパターン402aは、第1実施例のダミーパターンと同様に形成される。すなわち、デバイスチップのエッジから回路形成領域側に距離Lの位置に幅Lwで形成される。ここで距離Lは10μm以上の値とする。また、デバイスチップの平面パターンで見ると、このダミーパターン402aはチップ周囲に沿ってチップ内帯状に形成されることになる。さらに、第1実施例に記載したように製造余裕寸法についても同様に考慮される。この状態の断面形状を図5(a)に示す。
【0033】
次に、配線パターン402やダミーパターン402aを含む半導体基体201上に、第1の絶縁膜としてシリコン酸化膜404をCVD法で200nm形成する。次に、平坦化のためにSOG膜をシリコン酸化膜404上に複数回塗布、形成する。つまり、 SOG膜を塗布、乾燥させた後、 SOG膜を塗布及び乾燥させる作業を少なくとも一回以上行う。これにより第2の絶縁膜としてSOG膜406が形成される。この状態の断面形状を図5(b)に示す。
【0034】
その後、ドライエッチングとしてリアクティブエッチング方法により、ダミーパターン402a上にSOG膜がほとんど残らないようにSOG膜を除去する。この時のエッチング条件とエッチングレートを以下に示す。
【0035】
ガス流量比:CHF3/CF4/Ar=20/15/200[sccm]=4/3/40
圧力:40[Pa]
RFパワー:200[W]
SOG膜のエッチングレート:7.5[nm/sec]
このエッチングレートで、ダミーパターン402a上のSOG膜を除去するようにエッチング時間を設定して処理した。この後の状態の断面形状を図5(c)に示す。
【0036】
その後、露出したシリコン酸化膜404及びSOG膜406aの上に、第3の絶縁膜としてシリコン酸化膜408をCVD法で400nm形成する。この状態の断面形状図を図5(d)に示す。
【0037】
さらにその後、ホトリソ及びエッチング工程を行い、デバイスチップのエッジ1000外側において半導体基体201を露出させる。この状態の断面形状図を図5(e)に示す。
【0038】
以上のような製造方法で、以下の評価を行った。
【0039】
図5(e)に示す距離Lを10μm以上の任意の値とし、固形分濃度5.2wt%,粘度1.03mPa.secのSOG膜を回転数5000rpmで2度塗り、3度塗りの場合でSOG膜406を形成した。
この2度塗り、3度塗りの場合において、図5(b)に示す配線パターン間シリコン酸化膜404上のSOG膜の膜厚はそれぞれ約240nm、360nmとなった。また、図5(b)におけるダミーパターン402a上のSOG膜の膜厚は、それぞれ約40nm、90nmであった。そのため、この後のドライエッチングの時間は、それぞれ5.3秒、12秒であった。
【0040】
これらを評価した結果、幅Lwのダミーパターン402a上に形成されるSOG膜の膜厚は図6(a)のグラフに示されるようになった。図6(a)のグラフの縦軸は図5(e)のダミーパターン402a上に形成されるSOG膜の膜厚である。横軸は寸法Lw、又はLsである。寸法Lsは、断面形状図を模式的に表す図6(b)に示されるように、平面パターンで回路形成領域内の配線パターンのうちダミーパターンまでの最短寸法を示す。
【0041】
図6(a)のグラフにおいて、グラフ5は、寸法Lsを2.6μmに設定して、寸法Lwを1〜100μmまで変化させた場合のダミーパターン402a上の膜厚を示す。寸法Lwが1μm以上では、 Lwが大きくなるにつれてダミーパターン402a上の膜厚も大きくなっている。また、グラフ6は、寸法Lwを1.0μmに設定して、寸法Lsを0.9〜5μmまで変化させた場合のダミーパターン402a 上の膜厚を示す。寸法Lw=1.0μmで、寸法Lsを5μmまで大きくしてもダミーパターン402a上のSOG膜の膜厚はほぼ0nmであった。
【0042】
これらの結果から、平坦性を向上させるためにSOG膜を複数回塗布、形成しても、エッチング工程を組み合わせることで、ダミーパターン402aの幅Lwを1μm程度とすればダミーパターン402a上のSOG膜の膜厚をほぼ0nmにすることができた。すなわち、ダミーパターン402aの幅Lwを1μm程度とし、かつデバイスチップのエッジ部から回路形成領域側に距離Lが10μm以上になるように、ダミーパターン402a を配置すれば、図5(e)に示すように、デバイスチップのエッジからのSOG膜はダミーパターン402a と回路形成領域から延在するシリコン酸化膜408とで、回路形成領域側SOG膜とは遮断される。
【0043】
これにより、SOG膜を介して回路形成領域へ水分が侵入することを防ぐことができる。なお、この幅寸法1μmをさらに極端に短くすると、水分の侵入防止の効果が低くなると考えられる。
【0044】
第1実施例と同様に、SOG膜を介して回路形成領域へ水分が侵入するのを防ぎ、信頼性に優れたデバイスを製造する効果が得られる。さらに、 SOG膜を複数回塗布、形成しているので、第1実施例より平坦性が向上する効果を得ることができる。
【0045】
図7は本発明の第4実施例による半導体装置の断面構造を示す図である。本発明の第4実施例における半導体装置の構造について以下に説明する。
【0046】
この第4実施例は、第1実施例においてダミーパターンを一つ設けていたのを、複数設けるようにしたものである。図7において、ダミーパターンを2本設けた例を示す。第1実施例のダミーパターンを第1のダミーパターン500aとすると、平面パターンで回路形成領域を基準にして、この第1のダミーパターンの外側に、略同一幅(Lw)寸法の第2のダミーパターン500bを設ける。ここで、図7に示すLsの寸法は、平面パターンで、第1のダミーパターン500aと第2のダミーパターン500bとの間の距離を表し、0.9μm以上あれば良い。
【0047】
これにより、第1の実施例と同様な効果が得られると共に、より水分の侵入を防ぐ効果が得られる。
【0048】
図8は本発明の第5実施例による半導体装置の断面構造を示す図である。本発明の第5実施例における半導体装置の構造について以下に説明する。
【0049】
この第5実施例は、第1実施例で回路形成領域の周囲にダミーパターンを設けていたのを、配線パターンの一つであるボンディングのためのパッド部の周囲に設けるようにしたものである。
【0050】
図8に示すように、平面パターンで、ボンディングのための開口部602を設けたパッド部パターン601のエッジから、このパッド部パターンを基準にして外側に距離Ls離れた位置にダミーパターン600aを設けている。 この距離Lsは0.9μm以上あれば良い。このダミーパターン600aの寸法幅(Lw)は、第1実施例のダミーパターンと略同一幅寸法であれば良い。このパッド部パターン601は下層の半導体基体201に形成された配線(図示しない)により回路形成領域の他の配線パターンと電気的に接続され得る。
【0051】
これにより、ボンディングのためのパッド部パターン601の開口部602から、SOG膜を介して回路形成領域へ水分が侵入することを防ぐ効果が得られる。
【0052】
第1実施例乃至第5実施例において、SOG膜の上層及び下層に用いる膜をシリコン酸化膜としたが、他にもシリコン窒化膜、PSG(Phosph Silicate Grass)膜、BPSG膜でも良いし、これらの膜の積層膜でも良い。これらの絶縁膜は層間絶縁膜としても良い。
【0053】
第1実施例、第2実施例、第4実施例又は第5実施例において、第3の実施例のSOG膜をエッチングする処理を組み合わせても良い。SOG膜を厚膜化して、平坦化する効果を得られる。
【0054】
また、第1実施例乃至第5実施例において、 SOG膜の固形分濃度を高くする場合には、ダミーパターンの幅寸法をそれぞれの実施例で長く設定すれば良い。また、 SOG膜の固形分濃度を低くする場合には、ダミーパターンの幅寸法をそれぞれの実施例で短く設定すれば良い。ただし、第3の実施例による製造方法では、ダミーパターンの幅寸法を変えずに、 SOG膜のエッチング時間を変えることでも可能である。つまり、 SOG膜の固形分濃度を高くする場合には、ダミーパターン上の膜厚が厚くなるのでエッチング時間を長くする。そして、SOG膜の固形分濃度を低くする場合には、ダミーパターン上の膜厚が薄くなるので、エッチング時間を短くすれば良い。
【0055】
さらに、第2実施例のBPSG膜302は、熱処理により平坦化される特性を持つ他の膜(例えばPSG膜)でもよい、
【0056】
【発明の効果】
本発明の半導体装置の構造及び製造方法によれば、 平面パターンで、デバイスの回路形成領域より外側で、かつデバイスチップのエッジから内側にダミーパターンを形成することにより、層間絶縁膜のSOG膜を介して回路形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果が得られる。
【図面の簡単な説明】
【図1】本発明の第1実施例による半導体装置の製造方法を示すフロー図である。
【図2】(a)寸法Lw又はLsと、ダミーパターン上のSOG膜膜厚との関係を示すグラフである。
(b)幅Lw又はLsを示す断面形状模式図である。
【図3】本発明の第2実施例による半導体装置の製造方法を示すフロー図である。
【図4】(a)寸法Lw又はLsと、第2のダミーパターン上のSOG膜膜厚との関係を示すグラフである。
(b)幅Lw又はLsを示す断面形状模式図である。
【図5】本発明の第3実施例による半導体装置の製造方法を示すフロー図である。
【図6】(a)寸法Lw又はLsと、ダミーパターン上のSOG膜膜厚との関係を示すグラフである。
(b)幅Lw又はLsを示す断面形状模式図である。
【図7】本発明の第4実施例による半導体装置の断面構造を示す図である。
【図8】本発明の第5実施例による半導体装置の断面構造を示す図である。
【図9】従来技術による半導体装置の製造方法を示す工程断面フロー図である。
【符号の説明】
101、201 半導体基体
102、202、304、402、500、600 配線パターン
202a、402a、600a ダミーパターン
300a、500a 第1のダミーパターン
304a、500b 第2のダミーパターン
103、105、203、205、306、310、404、408、502、506、604、608 シリコン酸化膜
104、204、308、406、406a、504、606 SOG膜
302 BPSG膜
601 パッド部パターン
602 開口部
1000 デバイスチップのエッジ
Claims (7)
- 半導体基体上の回路形成領域の外側に前記回路形成領域を囲んで設けられた、導電性膜からなる第1のダミーパターンと、
前記回路形成領域上及び前記第1のダミーパターン上に設けられた第1の絶縁膜と、
前記回路形成領域上方の、前記第1の絶縁膜上に設けられた、導電性膜からなる配線パターンと、
前記第1のダミーパターン上に位置する前記第1の絶縁膜上に設けて前記第1のダミーパターンと電気的に絶縁して配置された、導電性膜からなる第2のダミーパターンと、
前記配線パターン上,前記第2のダミーパターン上,及び前記第1の絶縁膜上を覆うように設けられた第2の絶縁膜と、
前記第2の絶縁膜上に設けられた前記SOG膜からなる第3の絶縁膜と、
前記第3の絶縁膜上を覆うように設けられた第4の絶縁膜と、
前記第2のダミーパターン上の前記第2の絶縁膜は前記第3の絶縁膜から露出させて、該露出した該第2の絶縁膜上に前記第4の絶縁膜を配置し、前記配線パターン上に設けられた第3の絶縁膜の一部と前記第2のダミーパターンを境にして前記配線パターンより外側に設けられた第3の絶縁膜の一部とを分離することを特徴とする半導体装置の構造。 - 前記半導体基体平面において、前記回路形成領域を基準にして外側方向への前記第1のダミーパターン及び前記第2のダミーパターンの幅寸法が、1〜2μmであることを特徴とする請求項1記載の半導体装置の構造。
- 前記半導体基体のエッジから前記第1のダミーパターンの側面までの距離が10μm以上となるように、該ダミーパターンが設けられていることを特徴とする請求項1又は請求項2記載の半導体装置の構造。
- 回路形成領域を持つ表面を有し、該回路形成領域には導電性膜からなる配線パターンを有する半導体基体と、
前記回路形成領域における配線パターンと電気的に接続されたパッド部と、
前記パッド部を囲むように、該パッド部と同層に設けられた、導電性膜からなるダミーパターンと、
前記回路形成領域を覆うように前記基体の表面上,前記配線パターン上,及び前記ダミーパターン上に設けられた第1の絶縁膜と、
前記第1の絶縁膜上に設けられたSOG膜からなる第2の絶縁膜と、
前記第2の絶縁膜上を覆うように設けられた第3の絶縁膜と、
を有し、
前記ダミーパターン上の前記第1の絶縁膜は前記第2の絶縁膜から露出させて、該露出した該第1の絶縁膜上に前記第3の絶縁膜を配置し、前記パッド部の周囲に設けられた第2の絶縁膜の一部と前記ダミーパターンを境にして前記パッド部より外側に設けられた第2の絶縁膜の一部とを分離することを特徴とする半導体装置の構造。 - 前記パッド部の側面と前記ダミーパターンの側面との間隔は0.9μm以上であることを特徴とする請求項4記載の半導体装置の構造。
- 前記配線パターンと前記ダミーパターンは同時に形成されるものであることを特徴とする請求項4又は請求項5記載の半導体装置の構造。
- 前記配線パターンと前記第2のダミーパターンとは同時に形成されるものであることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置の構造。
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