JP2001185551A - 半導体装置の構造及び製造方法 - Google Patents
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Abstract
(57)【要約】
【目的】 デバイスチップのエッジ及びボンディングの
ための開口部の側壁において、層間絶縁膜であるＳＯＧ
膜から水分がデバイス内に侵入することを防ぐことを目
的とする。 【解決手段】 平面パターンで、デバイスの回路形成領
域より外側で、かつデバイスチップのエッジ部から内側
にダミーパターン202aを形成する。このダミーパターン
202a上にＳＯＧ膜がほとんど無い状態にすることによ
り、ＳＯＧ膜を介して回路形成領域へ水分が侵入するこ
とを防ぐ。
ための開口部の側壁において、層間絶縁膜であるＳＯＧ
膜から水分がデバイス内に侵入することを防ぐことを目
的とする。 【解決手段】 平面パターンで、デバイスの回路形成領
域より外側で、かつデバイスチップのエッジ部から内側
にダミーパターン202aを形成する。このダミーパターン
202a上にＳＯＧ膜がほとんど無い状態にすることによ
り、ＳＯＧ膜を介して回路形成領域へ水分が侵入するこ
とを防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩの配線構造
及びその製造方法に関するものである。
及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＬＳＩは以下に示す方法により製
造されているものがあった。図９の断面形状フロー図に
おいて説明する。半導体基板にトランジスタ等の素子
（図示せず）を回路形成領域に形成後、絶縁膜を形成
し、半導体基体101を形成する。その後、この半導体基
体101上に、アルミなどの金属膜を形成し、ホトリソ及
びエッチング工程により回路形成領域に所望の配線パタ
ーン102を形成する。この状態を図９（a）に示す。次
に、絶縁膜として例えばシリコン酸化膜103をＣＶＤ（C
hemical Vapor Deposition）法で、配線パターン102を
含む半導体基体101上に被覆形成する。その後、平坦化
のためにＳＯＧ（Spin On Grass）膜104をシリコン酸化
膜103上に塗布する。ここで、 形成されるＳＯＧ膜104
の膜厚は下地に配線パターン102のない領域では厚く、
配線パターン102上には薄くなるため、平坦化を実現で
きる。次に、このＳＯＧ膜104上にシリコン酸化膜105を
ＣＶＤ法で形成する。この状態を図９（b）に示す。そ
の後、ホトリソ及びエッチング工程を行い、回路形成領
域とその領域の製造余裕を含めたデバイスチップのエッ
ジ（縁）1000の外側を半導体基体101まで露出させ、ま
た、回路形成領域のボンディングのためのパッド部にお
いて配線パターン102が露出するように開口部106を形成
する。この状態を図９（c）に示す。
造されているものがあった。図９の断面形状フロー図に
おいて説明する。半導体基板にトランジスタ等の素子
（図示せず）を回路形成領域に形成後、絶縁膜を形成
し、半導体基体101を形成する。その後、この半導体基
体101上に、アルミなどの金属膜を形成し、ホトリソ及
びエッチング工程により回路形成領域に所望の配線パタ
ーン102を形成する。この状態を図９（a）に示す。次
に、絶縁膜として例えばシリコン酸化膜103をＣＶＤ（C
hemical Vapor Deposition）法で、配線パターン102を
含む半導体基体101上に被覆形成する。その後、平坦化
のためにＳＯＧ（Spin On Grass）膜104をシリコン酸化
膜103上に塗布する。ここで、 形成されるＳＯＧ膜104
の膜厚は下地に配線パターン102のない領域では厚く、
配線パターン102上には薄くなるため、平坦化を実現で
きる。次に、このＳＯＧ膜104上にシリコン酸化膜105を
ＣＶＤ法で形成する。この状態を図９（b）に示す。そ
の後、ホトリソ及びエッチング工程を行い、回路形成領
域とその領域の製造余裕を含めたデバイスチップのエッ
ジ（縁）1000の外側を半導体基体101まで露出させ、ま
た、回路形成領域のボンディングのためのパッド部にお
いて配線パターン102が露出するように開口部106を形成
する。この状態を図９（c）に示す。
【０００３】
【発明が解決しようとする課題】しかし、以上述べた半
導体装置の製造方法では、デバイスチップのエッジ及び
ボンディングのための開口部106の側壁のＳＯＧ膜104露
出面から水分がデバイス内に侵入し、配線パターン102
等の金属を腐食させる。これにより、デバイス特性の劣
下を引き起こし、信頼性を低下させてしまう。これは、
ＳＯＧ膜104が吸湿性の膜のためである。
導体装置の製造方法では、デバイスチップのエッジ及び
ボンディングのための開口部106の側壁のＳＯＧ膜104露
出面から水分がデバイス内に侵入し、配線パターン102
等の金属を腐食させる。これにより、デバイス特性の劣
下を引き起こし、信頼性を低下させてしまう。これは、
ＳＯＧ膜104が吸湿性の膜のためである。
【０００４】
【課題を解決するための手段】上記課題を解決すべく、
本発明の半導体装置の構造は、半導体基体上に、導電性
膜からなる配線パターンを有する回路形成領域と、上記
回路形成領域の外側に上記回路形成領域を囲んで上記基
体上に有する、上記導電性膜からなり、上記配線パター
ンと電気的に絶縁されたダミーパターンと、上記回路形
成領域の上記配線パターン間の上記基体上に、第１の絶
縁膜、第２の絶縁膜及び第３の絶縁膜が順に積層され、
上記回路形成領域から延在する上記第１の絶縁膜と上記
第３の絶縁膜が、上記ダミーパターン上に順に積層され
ていることを特徴とする。
本発明の半導体装置の構造は、半導体基体上に、導電性
膜からなる配線パターンを有する回路形成領域と、上記
回路形成領域の外側に上記回路形成領域を囲んで上記基
体上に有する、上記導電性膜からなり、上記配線パター
ンと電気的に絶縁されたダミーパターンと、上記回路形
成領域の上記配線パターン間の上記基体上に、第１の絶
縁膜、第２の絶縁膜及び第３の絶縁膜が順に積層され、
上記回路形成領域から延在する上記第１の絶縁膜と上記
第３の絶縁膜が、上記ダミーパターン上に順に積層され
ていることを特徴とする。
【０００５】
【発明の実施の形態】以下、本発明の実施例を図１、
３、５，７，８の断面形状図と、図２，４、６の補助図
を用いて詳細に説明する。
３、５，７，８の断面形状図と、図２，４、６の補助図
を用いて詳細に説明する。
【０００６】図１は本発明の第１実施例による半導体装
置の製造方法の流れを示す工程断面フロー図である。本
発明の第１実施例における半導体装置の製造方法につい
て以下に説明する。
置の製造方法の流れを示す工程断面フロー図である。本
発明の第１実施例における半導体装置の製造方法につい
て以下に説明する。
【０００７】まず始めに、半導体基板にトランジスタ等
の素子（図示せず）を回路形成領域に形成後、絶縁膜を
形成し、半導体基体201を形成する。その後、この半導
体基体201上に、導電性膜として膜厚６００ｎｍのアル
ミ金属膜を形成し、ホトリソ及びエッチング工程により
回路形成領域に所望の配線パターン202を形成する。こ
の配線パターン202形成の際、回路形成領域の配線パタ
ーン202と電気的に絶縁された所定の幅寸法のパターン
（以下、ダミーパターンという）202aをアルミ金属膜で
形成する。このダミーパターン202aは、平面パターンで
回路形成領域より製造余裕寸法以上外側で、かつ、後に
形成されるデバイスチップのエッジから製造余裕寸法以
上内側に形成する。
の素子（図示せず）を回路形成領域に形成後、絶縁膜を
形成し、半導体基体201を形成する。その後、この半導
体基体201上に、導電性膜として膜厚６００ｎｍのアル
ミ金属膜を形成し、ホトリソ及びエッチング工程により
回路形成領域に所望の配線パターン202を形成する。こ
の配線パターン202形成の際、回路形成領域の配線パタ
ーン202と電気的に絶縁された所定の幅寸法のパターン
（以下、ダミーパターンという）202aをアルミ金属膜で
形成する。このダミーパターン202aは、平面パターンで
回路形成領域より製造余裕寸法以上外側で、かつ、後に
形成されるデバイスチップのエッジから製造余裕寸法以
上内側に形成する。
【０００８】例えば、デバイスチップのサイズが１００
０×１０００μｍの正方形で、回路形成領域が８００×
８００μｍの正方形で、このデバイスチップ正方形と回
路形成領域の正方形の重心が同じで、製造余裕寸法がホ
トリソ工程の余裕（ここでは、０．０５μｍとする）で
決まるとすると、ダミーパターンが形成可能とされる領
域は、（（１０００−０．０５）−（８００＋０．０
５））／２の寸法幅の帯状領域で、回路領域を囲むよう
になる。
０×１０００μｍの正方形で、回路形成領域が８００×
８００μｍの正方形で、このデバイスチップ正方形と回
路形成領域の正方形の重心が同じで、製造余裕寸法がホ
トリソ工程の余裕（ここでは、０．０５μｍとする）で
決まるとすると、ダミーパターンが形成可能とされる領
域は、（（１０００−０．０５）−（８００＋０．０
５））／２の寸法幅の帯状領域で、回路領域を囲むよう
になる。
【０００９】さらに、デバイスチップのエッジから回路
形成領域側に距離Lの位置に所定幅Ｌｗのダミーパター
ン202aを形成するとする。ここで距離Lは１０μｍ以上
の値であることが望ましい。この状態の断面形状図を図
１（a）に示す。また、デバイスチップの平面パターン
で見ると、このダミーパターン202aはチップ周囲に沿っ
てチップ内帯状に形成されることになる。
形成領域側に距離Lの位置に所定幅Ｌｗのダミーパター
ン202aを形成するとする。ここで距離Lは１０μｍ以上
の値であることが望ましい。この状態の断面形状図を図
１（a）に示す。また、デバイスチップの平面パターン
で見ると、このダミーパターン202aはチップ周囲に沿っ
てチップ内帯状に形成されることになる。
【００１０】次に、配線パターン202やダミーパターン2
02aを含む半導体基体201上に、第１の絶縁膜としてシリ
コン酸化膜203をＣＶＤ法で２００ｎｍ形成する。次
に、平坦化のために第２の絶縁膜としてＳＯＧ膜204を
シリコン酸化膜203上に塗布、形成する。この際、ダミ
ーパターン202a上に形成されたシリコン酸化膜203の上
にはＳＯＧ膜204がほとんど形成されないようにする。
その後、露出したシリコン酸化膜203及びＳＯＧ膜204の
上に、第３の絶縁膜としてシリコン酸化膜205をＣＶＤ
法で４００ｎｍ形成する。この状態の断面形状図を図１
（b）に示す。
02aを含む半導体基体201上に、第１の絶縁膜としてシリ
コン酸化膜203をＣＶＤ法で２００ｎｍ形成する。次
に、平坦化のために第２の絶縁膜としてＳＯＧ膜204を
シリコン酸化膜203上に塗布、形成する。この際、ダミ
ーパターン202a上に形成されたシリコン酸化膜203の上
にはＳＯＧ膜204がほとんど形成されないようにする。
その後、露出したシリコン酸化膜203及びＳＯＧ膜204の
上に、第３の絶縁膜としてシリコン酸化膜205をＣＶＤ
法で４００ｎｍ形成する。この状態の断面形状図を図１
（b）に示す。
【００１１】さらにその後、ホトリソ及びエッチング工
程を行い、デバイスチップのエッジ1000の外側において
半導体基体201を露出させる。この状態の断面形状図を
図１（c）に示す。
程を行い、デバイスチップのエッジ1000の外側において
半導体基体201を露出させる。この状態の断面形状図を
図１（c）に示す。
【００１２】以上のような製造方法で、以下の評価を行
った。
った。
【００１３】図１（c）に示す距離Ｌを１０μｍ以上の
任意の値とし、固形分濃度5.2wt%，粘度1.03mPa．secの
ＳＯＧ膜204を回転数５０００ｒｐｍで塗布、形成し
た。
任意の値とし、固形分濃度5.2wt%，粘度1.03mPa．secの
ＳＯＧ膜204を回転数５０００ｒｐｍで塗布、形成し
た。
【００１４】これらの条件により、幅Ｌｗのダミーパタ
ーン202a上に形成されるＳＯＧ膜の膜厚は図２（a）の
グラフに示されるような結果になった。図２（ａ）のグ
ラフの縦軸は図１（c）のダミーパターン202a上に形成
されるＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬ
ｓである。寸法Ｌｓは、断面形状図を模式的に表す図２
（ｂ）に示されるように、平面パターンで回路形成領域
内の配線パターンのうちダミーパターンまでの最短寸法
を示す。ここで、 図２（ｂ）に示す配線パターン間シ
リコン酸化膜203上のＳＯＧ膜の膜厚は約１２０ｎｍと
なった。
ーン202a上に形成されるＳＯＧ膜の膜厚は図２（a）の
グラフに示されるような結果になった。図２（ａ）のグ
ラフの縦軸は図１（c）のダミーパターン202a上に形成
されるＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬ
ｓである。寸法Ｌｓは、断面形状図を模式的に表す図２
（ｂ）に示されるように、平面パターンで回路形成領域
内の配線パターンのうちダミーパターンまでの最短寸法
を示す。ここで、 図２（ｂ）に示す配線パターン間シ
リコン酸化膜203上のＳＯＧ膜の膜厚は約１２０ｎｍと
なった。
【００１５】図２（a）のグラフにおいて、グラフ１
は、寸法Ｌｓを２．６ｕｍに設定して、寸法Ｌｗを１〜
１００ｕｍまで変化させた場合のダミーパターン202a上
の膜厚を示す。寸法Ｌｗを大きくするにつれてダミーパ
ターン202a上の膜厚も大きくなっている。また、グラフ
２は、寸法Ｌｗを１．０ｕｍに設定して、寸法Ｌｓを
０．９〜５ｕｍまで変化させた場合のダミーパターン20
2a上の膜厚を示す。寸法Ｌｗを１．０ｕｍとすれば、寸
法Ｌｓを５ｕｍまで大きくしてもダミーパターン202a上
のＳＯＧ膜の膜厚はほぼ０ｎｍであった。
は、寸法Ｌｓを２．６ｕｍに設定して、寸法Ｌｗを１〜
１００ｕｍまで変化させた場合のダミーパターン202a上
の膜厚を示す。寸法Ｌｗを大きくするにつれてダミーパ
ターン202a上の膜厚も大きくなっている。また、グラフ
２は、寸法Ｌｗを１．０ｕｍに設定して、寸法Ｌｓを
０．９〜５ｕｍまで変化させた場合のダミーパターン20
2a上の膜厚を示す。寸法Ｌｗを１．０ｕｍとすれば、寸
法Ｌｓを５ｕｍまで大きくしてもダミーパターン202a上
のＳＯＧ膜の膜厚はほぼ０ｎｍであった。
【００１６】これらの結果から、ダミーパターン202a上
のＳＯＧ膜の膜厚をほぼ０ｎｍにするためには幅Ｌｗを
１μｍ程度とすれば良いことがわかる。すなわち、ダミ
ーパターン202aの幅Ｌｗを１μｍ程度とし、かつデバイ
スチップのエッジ1000から回路形成領域側への距離Lが
１０ｕｍ以上になるように、ダミーパターン202aを配置
すれば、図１（ｃ）に示すように、デバイスチップのエ
ッジからのＳＯＧ膜はダミーパターン202aと回路形成領
域から延在するシリコン酸化膜205とで、回路形成領域
側ＳＯＧ膜とは遮断される。
のＳＯＧ膜の膜厚をほぼ０ｎｍにするためには幅Ｌｗを
１μｍ程度とすれば良いことがわかる。すなわち、ダミ
ーパターン202aの幅Ｌｗを１μｍ程度とし、かつデバイ
スチップのエッジ1000から回路形成領域側への距離Lが
１０ｕｍ以上になるように、ダミーパターン202aを配置
すれば、図１（ｃ）に示すように、デバイスチップのエ
ッジからのＳＯＧ膜はダミーパターン202aと回路形成領
域から延在するシリコン酸化膜205とで、回路形成領域
側ＳＯＧ膜とは遮断される。
【００１７】これにより、ＳＯＧ膜を介して回路形成領
域へ水分が侵入することを防ぐことができる。なお、こ
の幅寸法１ｕｍをさらに極端に短くすると、水分の侵入
防止の効果が低くなると考えられる。
域へ水分が侵入することを防ぐことができる。なお、こ
の幅寸法１ｕｍをさらに極端に短くすると、水分の侵入
防止の効果が低くなると考えられる。
【００１８】配線パターン202形成時に、ダミーパター
ン202aを形成できるので、新たな工程を必要とせず、Ｓ
ＯＧ膜を介して回路形成領域へ水分が侵入するのを防
ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果
が得られる。
ン202aを形成できるので、新たな工程を必要とせず、Ｓ
ＯＧ膜を介して回路形成領域へ水分が侵入するのを防
ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果
が得られる。
【００１９】次に、本発明の第２実施例における半導体
装置の製造方法について以下に説明する。図３は本発明
の第２実施例による半導体装置の製造方法の流れを示す
工程断面フロー図である。
装置の製造方法について以下に説明する。図３は本発明
の第２実施例による半導体装置の製造方法の流れを示す
工程断面フロー図である。
【００２０】半導体基板にトランジスタ等の素子（図示
せず）を回路形成領域に形成後、絶縁膜を形成し、半導
体基体201を形成する。その後、この半導体基体201上
に、第１の膜として膜厚約３００ｎｍのタングステンポ
リサイド膜を形成し、ホトリソ及びエッチング工程によ
り、第１のダミーパターン300aを形成する。この第１の
ダミーパターン300aは、第１実施例のダミーパターンと
同様に、デバイスチップのエッジから回路形成領域側に
距離Lの位置に幅Ｌｗで形成する。ここで距離Lは１０μ
ｍ以上の値とする。また、デバイスチップの平面パター
ンで見ると、この第１のダミーパターン300aはチップ周
囲に沿ってチップ内帯状に形成されることになる。さら
に、第１実施例に記載したように製造余裕寸法について
も同様に考慮される。
せず）を回路形成領域に形成後、絶縁膜を形成し、半導
体基体201を形成する。その後、この半導体基体201上
に、第１の膜として膜厚約３００ｎｍのタングステンポ
リサイド膜を形成し、ホトリソ及びエッチング工程によ
り、第１のダミーパターン300aを形成する。この第１の
ダミーパターン300aは、第１実施例のダミーパターンと
同様に、デバイスチップのエッジから回路形成領域側に
距離Lの位置に幅Ｌｗで形成する。ここで距離Lは１０μ
ｍ以上の値とする。また、デバイスチップの平面パター
ンで見ると、この第１のダミーパターン300aはチップ周
囲に沿ってチップ内帯状に形成されることになる。さら
に、第１実施例に記載したように製造余裕寸法について
も同様に考慮される。
【００２１】次に、第１のダミーパターン300aを含めた
半導体基体201上に第１の絶縁膜として不純物濃度P2O5=
15wt%,B2O3=10wt%のＢＰＳＧ膜（Boro Phosph Silicate
Grass）302を８００ｎｍ形成する。その後、９００
℃、窒素雰囲気、３０分の熱処理を行い、平坦化する。
この後、 ＢＰＳＧ膜上に導電性膜として膜厚６００ｎ
ｍのアルミ金属膜を形成し、ホトリソ及びエッチング工
程により、配線パターン304及び第２のダミーパターン3
04aを形成する。第２のダミーパターン304aは、第１の
ダミーパターン300a上に形成されたＢＰＳＧ膜302上に
形成される。第２のダミーパターン304aは、第１のダミ
ーパターン300aと略同一パターンで、略同一の位置に形
成する。この際、製造余裕寸法のばらつきによる寸法の
違いや位置ずれが起こり得るものとする。この状態の断
面形状を図３（a）に示す。
半導体基体201上に第１の絶縁膜として不純物濃度P2O5=
15wt%,B2O3=10wt%のＢＰＳＧ膜（Boro Phosph Silicate
Grass）302を８００ｎｍ形成する。その後、９００
℃、窒素雰囲気、３０分の熱処理を行い、平坦化する。
この後、 ＢＰＳＧ膜上に導電性膜として膜厚６００ｎ
ｍのアルミ金属膜を形成し、ホトリソ及びエッチング工
程により、配線パターン304及び第２のダミーパターン3
04aを形成する。第２のダミーパターン304aは、第１の
ダミーパターン300a上に形成されたＢＰＳＧ膜302上に
形成される。第２のダミーパターン304aは、第１のダミ
ーパターン300aと略同一パターンで、略同一の位置に形
成する。この際、製造余裕寸法のばらつきによる寸法の
違いや位置ずれが起こり得るものとする。この状態の断
面形状を図３（a）に示す。
【００２２】次に、配線パターン304及び第２のダミー
パターン304aを含むＢＰＳＧ膜302上に、第２の絶縁膜
としてシリコン酸化膜306をＣＶＤ法で２００ｎｍ形成
する。次に、平坦化のために第３の絶縁膜としてＳＯＧ
膜308をシリコン酸化膜306上に塗布、形成する。その
後、露出したシリコン酸化膜306及びＳＯＧ膜308の上
に、第４の絶縁膜としてシリコン酸化膜310をＣＶＤ法
で４００ｎｍ形成する。この状態の断面形状図を図3
（b）に示す。
パターン304aを含むＢＰＳＧ膜302上に、第２の絶縁膜
としてシリコン酸化膜306をＣＶＤ法で２００ｎｍ形成
する。次に、平坦化のために第３の絶縁膜としてＳＯＧ
膜308をシリコン酸化膜306上に塗布、形成する。その
後、露出したシリコン酸化膜306及びＳＯＧ膜308の上
に、第４の絶縁膜としてシリコン酸化膜310をＣＶＤ法
で４００ｎｍ形成する。この状態の断面形状図を図3
（b）に示す。
【００２３】さらにその後、ホトリソ及びエッチング工
程を行い、デバイスチップのエッジ1000外側においてＢ
ＰＳＧ膜302を露出させる。この状態の断面形状図を図
３（c）に示す。
程を行い、デバイスチップのエッジ1000外側においてＢ
ＰＳＧ膜302を露出させる。この状態の断面形状図を図
３（c）に示す。
【００２４】以上のような製造方法で、以下の評価を行
った。
った。
【００２５】図３（c）に示す距離Ｌを１０μｍ以上の
任意の値とし、固形分濃度5.2wt%，粘度1.03mPa．secの
ＳＯＧ膜308を回転数５０００ｒｐｍで塗布、形成し
た。
任意の値とし、固形分濃度5.2wt%，粘度1.03mPa．secの
ＳＯＧ膜308を回転数５０００ｒｐｍで塗布、形成し
た。
【００２６】これらの条件により、幅Ｌｗの第２のダミ
ーパターン304a上に形成されるＳＯＧ膜の膜厚は図４
（a）のグラフに示されるような結果になった。図４
（ａ）のグラフの縦軸は図３（c）の第２のダミーパタ
ーン304a上に形成されるＳＯＧ膜の膜厚である。横軸は
寸法Ｌｗ、又はＬｓである。寸法Ｌｓは、断面形状図を
模式的に表す図４（ｂ）に示されるように、平面パター
ンで回路形成領域内の配線パターンのうちダミーパター
ンまでの最短寸法を示す。なお、この第２実施例では、
上述したように、第２のダミーパターン304aの幅寸法に
合わせて第１のダミーパターン300aの幅寸法も略同一に
なるように形成している。ここで、 図３（ｂ）に示す
配線パターン間シリコン酸化膜306上のＳＯＧ膜の膜厚
は約１２０ｎｍとなった。
ーパターン304a上に形成されるＳＯＧ膜の膜厚は図４
（a）のグラフに示されるような結果になった。図４
（ａ）のグラフの縦軸は図３（c）の第２のダミーパタ
ーン304a上に形成されるＳＯＧ膜の膜厚である。横軸は
寸法Ｌｗ、又はＬｓである。寸法Ｌｓは、断面形状図を
模式的に表す図４（ｂ）に示されるように、平面パター
ンで回路形成領域内の配線パターンのうちダミーパター
ンまでの最短寸法を示す。なお、この第２実施例では、
上述したように、第２のダミーパターン304aの幅寸法に
合わせて第１のダミーパターン300aの幅寸法も略同一に
なるように形成している。ここで、 図３（ｂ）に示す
配線パターン間シリコン酸化膜306上のＳＯＧ膜の膜厚
は約１２０ｎｍとなった。
【００２７】図４（a）のグラフにおいて、グラフ３
は、寸法Ｌｓを２．６ｕｍに設定して、寸法Ｌｗを１〜
７ｕｍまで変化させた場合の第２のダミーパターン304a
上の膜厚を示す。寸法Ｌｗが２ｕｍ以上では、 Ｌｗが
大きくなるにつれて第２のダミーパターン304a上の膜厚
も大きくなっている。また、グラフ４は、寸法Ｌｗを
１．０ｕｍに設定して、寸法Ｌｓを０．９〜５ｕｍまで
変化させた場合の第２のダミーパターン304a 上の膜厚
を示す。寸法Ｌｗ＝１．０ｕｍで、寸法Ｌｓを５ｕｍま
で大きくしても第２のダミーパターン304a上のＳＯＧ膜
の膜厚はほぼ０ｎｍであった。
は、寸法Ｌｓを２．６ｕｍに設定して、寸法Ｌｗを１〜
７ｕｍまで変化させた場合の第２のダミーパターン304a
上の膜厚を示す。寸法Ｌｗが２ｕｍ以上では、 Ｌｗが
大きくなるにつれて第２のダミーパターン304a上の膜厚
も大きくなっている。また、グラフ４は、寸法Ｌｗを
１．０ｕｍに設定して、寸法Ｌｓを０．９〜５ｕｍまで
変化させた場合の第２のダミーパターン304a 上の膜厚
を示す。寸法Ｌｗ＝１．０ｕｍで、寸法Ｌｓを５ｕｍま
で大きくしても第２のダミーパターン304a上のＳＯＧ膜
の膜厚はほぼ０ｎｍであった。
【００２８】これらの結果から、第２のダミーパターン
304a上のＳＯＧ膜の膜厚をほぼ０ｎｍにするためには幅
Ｌｗを２μｍ以下とすれば良いことがわかる。すなわ
ち、第１のダミーパターン300a及び第２のダミーパター
ン304aの幅Ｌｗを１〜２μｍとし、かつデバイスチップ
のエッジ部から回路形成領域側に距離Lが１０ｕｍ以上
になるように、第１のダミーパターン300a及び第２のダ
ミーパターン304aを配置すれば、図３（ｃ）に示すよう
に、デバイスチップのエッジからのＳＯＧ膜は第２のダ
ミーパターン304aと回路形成領域から延在するシリコン
酸化膜310とで、回路形成領域側ＳＯＧ膜とは遮断され
る。
304a上のＳＯＧ膜の膜厚をほぼ０ｎｍにするためには幅
Ｌｗを２μｍ以下とすれば良いことがわかる。すなわ
ち、第１のダミーパターン300a及び第２のダミーパター
ン304aの幅Ｌｗを１〜２μｍとし、かつデバイスチップ
のエッジ部から回路形成領域側に距離Lが１０ｕｍ以上
になるように、第１のダミーパターン300a及び第２のダ
ミーパターン304aを配置すれば、図３（ｃ）に示すよう
に、デバイスチップのエッジからのＳＯＧ膜は第２のダ
ミーパターン304aと回路形成領域から延在するシリコン
酸化膜310とで、回路形成領域側ＳＯＧ膜とは遮断され
る。
【００２９】これにより、ＳＯＧ膜を介して回路形成領
域へ水分が侵入することを防ぐことができる。
域へ水分が侵入することを防ぐことができる。
【００３０】第１実施例同様に、ＳＯＧ膜を介して回路
形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性
に優れたデバイスを製造する効果が得られる。また、第
１の膜が上述したように導電性の膜であれば、第１の膜
による配線パターン形成時に、第１のダミーパターン30
0aを形成できる。このように配線パターンを２層以上形
成するデバイスにも対応でき、この場合に新たな工程を
必要としない。また、第１のダミーパターン300a及び第
２のダミーパターン304aの幅Ｌｗを１〜２μｍと寸法の
選択の範囲が第１実施例に比べて広くなる効果を得る。
形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性
に優れたデバイスを製造する効果が得られる。また、第
１の膜が上述したように導電性の膜であれば、第１の膜
による配線パターン形成時に、第１のダミーパターン30
0aを形成できる。このように配線パターンを２層以上形
成するデバイスにも対応でき、この場合に新たな工程を
必要としない。また、第１のダミーパターン300a及び第
２のダミーパターン304aの幅Ｌｗを１〜２μｍと寸法の
選択の範囲が第１実施例に比べて広くなる効果を得る。
【００３１】図５は本発明の第３実施例による半導体装
置の製造方法の流れを示す工程断面フロー図である。本
発明の第３実施例における半導体装置の製造方法につい
て以下に説明する。
置の製造方法の流れを示す工程断面フロー図である。本
発明の第３実施例における半導体装置の製造方法につい
て以下に説明する。
【００３２】半導体基板にトランジスタ等の素子（図示
せず）を回路形成領域に形成後、絶縁膜を形成し、半導
体基体201を形成する。その後、この半導体基体201上
に、導電性膜として膜厚６００ｎｍのアルミ金属膜を形
成し、ホトリソ及びエッチング工程により回路形成領域
に所望の配線パターン402を形成する。この配線パター
ン402形成の際、回路形成領域の配線パターン402と電気
的に絶縁された所定の幅寸法のパターン（以下、ダミー
パターンという）402aをアルミ金属膜で形成する。この
ダミーパターン402aは、第１実施例のダミーパターンと
同様に形成される。すなわち、デバイスチップのエッジ
から回路形成領域側に距離Lの位置に幅Ｌｗで形成され
る。ここで距離Lは１０μｍ以上の値とする。また、デ
バイスチップの平面パターンで見ると、このダミーパタ
ーン402aはチップ周囲に沿ってチップ内帯状に形成され
ることになる。さらに、第１実施例に記載したように製
造余裕寸法についても同様に考慮される。この状態の断
面形状を図５（a）に示す。
せず）を回路形成領域に形成後、絶縁膜を形成し、半導
体基体201を形成する。その後、この半導体基体201上
に、導電性膜として膜厚６００ｎｍのアルミ金属膜を形
成し、ホトリソ及びエッチング工程により回路形成領域
に所望の配線パターン402を形成する。この配線パター
ン402形成の際、回路形成領域の配線パターン402と電気
的に絶縁された所定の幅寸法のパターン（以下、ダミー
パターンという）402aをアルミ金属膜で形成する。この
ダミーパターン402aは、第１実施例のダミーパターンと
同様に形成される。すなわち、デバイスチップのエッジ
から回路形成領域側に距離Lの位置に幅Ｌｗで形成され
る。ここで距離Lは１０μｍ以上の値とする。また、デ
バイスチップの平面パターンで見ると、このダミーパタ
ーン402aはチップ周囲に沿ってチップ内帯状に形成され
ることになる。さらに、第１実施例に記載したように製
造余裕寸法についても同様に考慮される。この状態の断
面形状を図５（a）に示す。
【００３３】次に、配線パターン402やダミーパターン4
02aを含む半導体基体201上に、第１の絶縁膜としてシリ
コン酸化膜404をＣＶＤ法で２００ｎｍ形成する。次
に、平坦化のためにＳＯＧ膜をシリコン酸化膜404上に
複数回塗布、形成する。つまり、 ＳＯＧ膜を塗布、乾
燥させた後、 ＳＯＧ膜を塗布及び乾燥させる作業を少
なくとも一回以上行う。これにより第２の絶縁膜として
ＳＯＧ膜406が形成される。この状態の断面形状を図５
（ｂ）に示す。
02aを含む半導体基体201上に、第１の絶縁膜としてシリ
コン酸化膜404をＣＶＤ法で２００ｎｍ形成する。次
に、平坦化のためにＳＯＧ膜をシリコン酸化膜404上に
複数回塗布、形成する。つまり、 ＳＯＧ膜を塗布、乾
燥させた後、 ＳＯＧ膜を塗布及び乾燥させる作業を少
なくとも一回以上行う。これにより第２の絶縁膜として
ＳＯＧ膜406が形成される。この状態の断面形状を図５
（ｂ）に示す。
【００３４】その後、ドライエッチングとしてリアクテ
ィブエッチング方法により、ダミーパターン402a上にＳ
ＯＧ膜がほとんど残らないようにＳＯＧ膜を除去する。
この時のエッチング条件とエッチングレートを以下に示
す。
ィブエッチング方法により、ダミーパターン402a上にＳ
ＯＧ膜がほとんど残らないようにＳＯＧ膜を除去する。
この時のエッチング条件とエッチングレートを以下に示
す。
【００３５】ガス流量比：ＣＨＦ３／ＣＦ４／Ａｒ＝２
０／１５／２００［ｓｃｃｍ］＝４／３／４０ 圧力：４０［Ｐａ］ ＲＦパワー：２００［Ｗ］ ＳＯＧ膜のエッチングレート：７．５［ｎｍ／ｓｅｃ］ このエッチングレートで、ダミーパターン402a上のＳＯ
Ｇ膜を除去するようにエッチング時間を設定して処理し
た。この後の状態の断面形状を図５（ｃ）に示す。
０／１５／２００［ｓｃｃｍ］＝４／３／４０ 圧力：４０［Ｐａ］ ＲＦパワー：２００［Ｗ］ ＳＯＧ膜のエッチングレート：７．５［ｎｍ／ｓｅｃ］ このエッチングレートで、ダミーパターン402a上のＳＯ
Ｇ膜を除去するようにエッチング時間を設定して処理し
た。この後の状態の断面形状を図５（ｃ）に示す。
【００３６】その後、露出したシリコン酸化膜404及び
ＳＯＧ膜406aの上に、第３の絶縁膜としてシリコン酸化
膜408をＣＶＤ法で４００ｎｍ形成する。この状態の断
面形状図を図５（ｄ）に示す。
ＳＯＧ膜406aの上に、第３の絶縁膜としてシリコン酸化
膜408をＣＶＤ法で４００ｎｍ形成する。この状態の断
面形状図を図５（ｄ）に示す。
【００３７】さらにその後、ホトリソ及びエッチング工
程を行い、デバイスチップのエッジ1000外側において半
導体基体201を露出させる。この状態の断面形状図を図
５（ｅ）に示す。
程を行い、デバイスチップのエッジ1000外側において半
導体基体201を露出させる。この状態の断面形状図を図
５（ｅ）に示す。
【００３８】以上のような製造方法で、以下の評価を行
った。
った。
【００３９】図５（ｅ）に示す距離Ｌを１０μｍ以上の
任意の値とし、固形分濃度5.2wt%，粘度1.03mPa．secの
ＳＯＧ膜を回転数５０００ｒｐｍで２度塗り、３度塗り
の場合でＳＯＧ膜406を形成した。この２度塗り、３度
塗りの場合において、図５（ｂ）に示す配線パターン間
シリコン酸化膜404上のＳＯＧ膜の膜厚はそれぞれ約２
４０ｎｍ、３６０ｎｍとなった。また、図５（ｂ）にお
けるダミーパターン402a上のＳＯＧ膜の膜厚は、それぞ
れ約４０ｎｍ、９０ｎｍであった。そのため、この後の
ドライエッチングの時間は、それぞれ５．３秒、１２秒
であった。
任意の値とし、固形分濃度5.2wt%，粘度1.03mPa．secの
ＳＯＧ膜を回転数５０００ｒｐｍで２度塗り、３度塗り
の場合でＳＯＧ膜406を形成した。この２度塗り、３度
塗りの場合において、図５（ｂ）に示す配線パターン間
シリコン酸化膜404上のＳＯＧ膜の膜厚はそれぞれ約２
４０ｎｍ、３６０ｎｍとなった。また、図５（ｂ）にお
けるダミーパターン402a上のＳＯＧ膜の膜厚は、それぞ
れ約４０ｎｍ、９０ｎｍであった。そのため、この後の
ドライエッチングの時間は、それぞれ５．３秒、１２秒
であった。
【００４０】これらを評価した結果、幅Ｌｗのダミーパ
ターン402a上に形成されるＳＯＧ膜の膜厚は図６（a）
のグラフに示されるようになった。図６（ａ）のグラフ
の縦軸は図５（ｅ）のダミーパターン402a上に形成され
るＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬｓで
ある。寸法Ｌｓは、断面形状図を模式的に表す図６
（ｂ）に示されるように、平面パターンで回路形成領域
内の配線パターンのうちダミーパターンまでの最短寸法
を示す。
ターン402a上に形成されるＳＯＧ膜の膜厚は図６（a）
のグラフに示されるようになった。図６（ａ）のグラフ
の縦軸は図５（ｅ）のダミーパターン402a上に形成され
るＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬｓで
ある。寸法Ｌｓは、断面形状図を模式的に表す図６
（ｂ）に示されるように、平面パターンで回路形成領域
内の配線パターンのうちダミーパターンまでの最短寸法
を示す。
【００４１】図６（a）のグラフにおいて、グラフ５
は、寸法Ｌｓを２．６ｕｍに設定して、寸法Ｌｗを１〜
１００ｕｍまで変化させた場合のダミーパターン402a上
の膜厚を示す。寸法Ｌｗが１ｕｍ以上では、 Ｌｗが大
きくなるにつれてダミーパターン402a上の膜厚も大きく
なっている。また、グラフ６は、寸法Ｌｗを１．０ｕｍ
に設定して、寸法Ｌｓを０．９〜５ｕｍまで変化させた
場合のダミーパターン402a 上の膜厚を示す。寸法Ｌｗ
＝１．０ｕｍで、寸法Ｌｓを５ｕｍまで大きくしてもダ
ミーパターン402a上のＳＯＧ膜の膜厚はほぼ０ｎｍであ
った。
は、寸法Ｌｓを２．６ｕｍに設定して、寸法Ｌｗを１〜
１００ｕｍまで変化させた場合のダミーパターン402a上
の膜厚を示す。寸法Ｌｗが１ｕｍ以上では、 Ｌｗが大
きくなるにつれてダミーパターン402a上の膜厚も大きく
なっている。また、グラフ６は、寸法Ｌｗを１．０ｕｍ
に設定して、寸法Ｌｓを０．９〜５ｕｍまで変化させた
場合のダミーパターン402a 上の膜厚を示す。寸法Ｌｗ
＝１．０ｕｍで、寸法Ｌｓを５ｕｍまで大きくしてもダ
ミーパターン402a上のＳＯＧ膜の膜厚はほぼ０ｎｍであ
った。
【００４２】これらの結果から、平坦性を向上させるた
めにＳＯＧ膜を複数回塗布、形成しても、エッチング工
程を組み合わせることで、ダミーパターン402aの幅Ｌｗ
を１μｍ程度とすればダミーパターン402a上のＳＯＧ膜
の膜厚をほぼ０ｎｍにすることができた。すなわち、ダ
ミーパターン402aの幅Ｌｗを１μｍ程度とし、かつデバ
イスチップのエッジ部から回路形成領域側に距離Lが１
０ｕｍ以上になるように、ダミーパターン402a を配置
すれば、図５（ｅ）に示すように、デバイスチップのエ
ッジからのＳＯＧ膜はダミーパターン402a と回路形成
領域から延在するシリコン酸化膜408とで、回路形成領
域側ＳＯＧ膜とは遮断される。
めにＳＯＧ膜を複数回塗布、形成しても、エッチング工
程を組み合わせることで、ダミーパターン402aの幅Ｌｗ
を１μｍ程度とすればダミーパターン402a上のＳＯＧ膜
の膜厚をほぼ０ｎｍにすることができた。すなわち、ダ
ミーパターン402aの幅Ｌｗを１μｍ程度とし、かつデバ
イスチップのエッジ部から回路形成領域側に距離Lが１
０ｕｍ以上になるように、ダミーパターン402a を配置
すれば、図５（ｅ）に示すように、デバイスチップのエ
ッジからのＳＯＧ膜はダミーパターン402a と回路形成
領域から延在するシリコン酸化膜408とで、回路形成領
域側ＳＯＧ膜とは遮断される。
【００４３】これにより、ＳＯＧ膜を介して回路形成領
域へ水分が侵入することを防ぐことができる。なお、こ
の幅寸法１ｕｍをさらに極端に短くすると、水分の侵入
防止の効果が低くなると考えられる。
域へ水分が侵入することを防ぐことができる。なお、こ
の幅寸法１ｕｍをさらに極端に短くすると、水分の侵入
防止の効果が低くなると考えられる。
【００４４】第１実施例と同様に、ＳＯＧ膜を介して回
路形成領域へ水分が侵入するのを防ぎ、信頼性に優れた
デバイスを製造する効果が得られる。さらに、 ＳＯＧ
膜を複数回塗布、形成しているので、第１実施例より平
坦性が向上する効果を得ることができる。
路形成領域へ水分が侵入するのを防ぎ、信頼性に優れた
デバイスを製造する効果が得られる。さらに、 ＳＯＧ
膜を複数回塗布、形成しているので、第１実施例より平
坦性が向上する効果を得ることができる。
【００４５】図７は本発明の第４実施例による半導体装
置の断面構造を示す図である。本発明の第４実施例にお
ける半導体装置の構造について以下に説明する。
置の断面構造を示す図である。本発明の第４実施例にお
ける半導体装置の構造について以下に説明する。
【００４６】この第４実施例は、第１実施例においてダ
ミーパターンを一つ設けていたのを、複数設けるように
したものである。図７において、ダミーパターンを２本
設けた例を示す。第１実施例のダミーパターンを第１の
ダミーパターン500aとすると、平面パターンで回路形成
領域を基準にして、この第１のダミーパターンの外側
に、略同一幅（Ｌｗ）寸法の第２のダミーパターン500b
を設ける。ここで、図７に示すＬｓの寸法は、平面パタ
ーンで、第１のダミーパターン500aと第２のダミーパタ
ーン500bとの間の距離を表し、０．９ｕｍ以上あれば良
い。
ミーパターンを一つ設けていたのを、複数設けるように
したものである。図７において、ダミーパターンを２本
設けた例を示す。第１実施例のダミーパターンを第１の
ダミーパターン500aとすると、平面パターンで回路形成
領域を基準にして、この第１のダミーパターンの外側
に、略同一幅（Ｌｗ）寸法の第２のダミーパターン500b
を設ける。ここで、図７に示すＬｓの寸法は、平面パタ
ーンで、第１のダミーパターン500aと第２のダミーパタ
ーン500bとの間の距離を表し、０．９ｕｍ以上あれば良
い。
【００４７】これにより、第１の実施例と同様な効果が
得られると共に、より水分の侵入を防ぐ効果が得られ
る。
得られると共に、より水分の侵入を防ぐ効果が得られ
る。
【００４８】図８は本発明の第５実施例による半導体装
置の断面構造を示す図である。本発明の第５実施例にお
ける半導体装置の構造について以下に説明する。
置の断面構造を示す図である。本発明の第５実施例にお
ける半導体装置の構造について以下に説明する。
【００４９】この第５実施例は、第１実施例で回路形成
領域の周囲にダミーパターンを設けていたのを、配線パ
ターンの一つであるボンディングのためのパッド部の周
囲に設けるようにしたものである。
領域の周囲にダミーパターンを設けていたのを、配線パ
ターンの一つであるボンディングのためのパッド部の周
囲に設けるようにしたものである。
【００５０】図８に示すように、平面パターンで、ボン
ディングのための開口部602を設けたパッド部パターン6
01のエッジから、このパッド部パターンを基準にして外
側に距離Ｌｓ離れた位置にダミーパターン600aを設けて
いる。 この距離Ｌｓは０．９ｕｍ以上あれば良い。こ
のダミーパターン600aの寸法幅（Ｌｗ）は、第１実施例
のダミーパターンと略同一幅寸法であれば良い。このパ
ッド部パターン601は下層の半導体基体201に形成された
配線（図示しない）により回路形成領域の他の配線パタ
ーンと電気的に接続され得る。
ディングのための開口部602を設けたパッド部パターン6
01のエッジから、このパッド部パターンを基準にして外
側に距離Ｌｓ離れた位置にダミーパターン600aを設けて
いる。 この距離Ｌｓは０．９ｕｍ以上あれば良い。こ
のダミーパターン600aの寸法幅（Ｌｗ）は、第１実施例
のダミーパターンと略同一幅寸法であれば良い。このパ
ッド部パターン601は下層の半導体基体201に形成された
配線（図示しない）により回路形成領域の他の配線パタ
ーンと電気的に接続され得る。
【００５１】これにより、ボンディングのためのパッド
部パターン601の開口部602から、ＳＯＧ膜を介して回路
形成領域へ水分が侵入することを防ぐ効果が得られる。
部パターン601の開口部602から、ＳＯＧ膜を介して回路
形成領域へ水分が侵入することを防ぐ効果が得られる。
【００５２】第１実施例乃至第５実施例において、ＳＯ
Ｇ膜の上層及び下層に用いる膜をシリコン酸化膜とした
が、他にもシリコン窒化膜、ＰＳＧ（Phosph Silicate
Grass）膜、ＢＰＳＧ膜でも良いし、これらの膜の積層
膜でも良い。これらの絶縁膜は層間絶縁膜としても良
い。
Ｇ膜の上層及び下層に用いる膜をシリコン酸化膜とした
が、他にもシリコン窒化膜、ＰＳＧ（Phosph Silicate
Grass）膜、ＢＰＳＧ膜でも良いし、これらの膜の積層
膜でも良い。これらの絶縁膜は層間絶縁膜としても良
い。
【００５３】第１実施例、第２実施例、第４実施例又は
第５実施例において、第３の実施例のＳＯＧ膜をエッチ
ングする処理を組み合わせても良い。ＳＯＧ膜を厚膜化
して、平坦化する効果を得られる。
第５実施例において、第３の実施例のＳＯＧ膜をエッチ
ングする処理を組み合わせても良い。ＳＯＧ膜を厚膜化
して、平坦化する効果を得られる。
【００５４】また、第１実施例乃至第５実施例におい
て、 ＳＯＧ膜の固形分濃度を高くする場合には、ダミ
ーパターンの幅寸法をそれぞれの実施例で長く設定すれ
ば良い。また、 ＳＯＧ膜の固形分濃度を低くする場合
には、ダミーパターンの幅寸法をそれぞれの実施例で短
く設定すれば良い。ただし、第３の実施例による製造方
法では、ダミーパターンの幅寸法を変えずに、 ＳＯＧ
膜のエッチング時間を変えることでも可能である。つま
り、 ＳＯＧ膜の固形分濃度を高くする場合には、ダミ
ーパターン上の膜厚が厚くなるのでエッチング時間を長
くする。そして、ＳＯＧ膜の固形分濃度を低くする場合
には、ダミーパターン上の膜厚が薄くなるので、エッチ
ング時間を短くすれば良い。
て、 ＳＯＧ膜の固形分濃度を高くする場合には、ダミ
ーパターンの幅寸法をそれぞれの実施例で長く設定すれ
ば良い。また、 ＳＯＧ膜の固形分濃度を低くする場合
には、ダミーパターンの幅寸法をそれぞれの実施例で短
く設定すれば良い。ただし、第３の実施例による製造方
法では、ダミーパターンの幅寸法を変えずに、 ＳＯＧ
膜のエッチング時間を変えることでも可能である。つま
り、 ＳＯＧ膜の固形分濃度を高くする場合には、ダミ
ーパターン上の膜厚が厚くなるのでエッチング時間を長
くする。そして、ＳＯＧ膜の固形分濃度を低くする場合
には、ダミーパターン上の膜厚が薄くなるので、エッチ
ング時間を短くすれば良い。
【００５５】さらに、第２実施例のＢＰＳＧ膜302は、
熱処理により平坦化される特性を持つ他の膜（例えばＰ
ＳＧ膜）でもよい、
熱処理により平坦化される特性を持つ他の膜（例えばＰ
ＳＧ膜）でもよい、
【００５６】
【発明の効果】本発明の半導体装置の構造及び製造方法
によれば、 平面パターンで、デバイスの回路形成領域
より外側で、かつデバイスチップのエッジから内側にダ
ミーパターンを形成することにより、層間絶縁膜のＳＯ
Ｇ膜を介して回路形成領域へ水分が侵入するのを防ぎ、
平坦性かつ信頼性に優れたデバイスを製造する効果が得
られる。
によれば、 平面パターンで、デバイスの回路形成領域
より外側で、かつデバイスチップのエッジから内側にダ
ミーパターンを形成することにより、層間絶縁膜のＳＯ
Ｇ膜を介して回路形成領域へ水分が侵入するのを防ぎ、
平坦性かつ信頼性に優れたデバイスを製造する効果が得
られる。
【図１】本発明の第１実施例による半導体装置の製造方
法を示すフロー図である。
法を示すフロー図である。
【図２】（ａ）寸法Ｌｗ又はＬｓと、ダミーパターン上
のＳＯＧ膜膜厚との関係を示すグラフである。（ｂ）幅
Ｌｗ又はＬｓを示す断面形状模式図である。
のＳＯＧ膜膜厚との関係を示すグラフである。（ｂ）幅
Ｌｗ又はＬｓを示す断面形状模式図である。
【図３】本発明の第２実施例による半導体装置の製造方
法を示すフロー図である。
法を示すフロー図である。
【図４】（ａ）寸法Ｌｗ又はＬｓと、第２のダミーパタ
ーン上のＳＯＧ膜膜厚との関係を示すグラフである。
（ｂ）幅Ｌｗ又はＬｓを示す断面形状模式図である。
ーン上のＳＯＧ膜膜厚との関係を示すグラフである。
（ｂ）幅Ｌｗ又はＬｓを示す断面形状模式図である。
【図５】本発明の第３実施例による半導体装置の製造方
法を示すフロー図である。
法を示すフロー図である。
【図６】（ａ）寸法Ｌｗ又はＬｓと、ダミーパターン上
のＳＯＧ膜膜厚との関係を示すグラフである。（ｂ）幅
Ｌｗ又はＬｓを示す断面形状模式図である。
のＳＯＧ膜膜厚との関係を示すグラフである。（ｂ）幅
Ｌｗ又はＬｓを示す断面形状模式図である。
【図７】本発明の第４実施例による半導体装置の断面構
造を示す図である。
造を示す図である。
【図８】本発明の第５実施例による半導体装置の断面構
造を示す図である。
造を示す図である。
【図９】従来技術による半導体装置の製造方法を示す工
程断面フロー図である。
程断面フロー図である。
１０１、２０１ 半
導体基体 １０２、２０２、３０４、４０２、５００、６００
配線パターン ２０２ａ、４０２ａ、６００ａ ダ
ミーパターン ３００ａ、５００ａ 第１の
ダミーパターン ３０４ａ、５００ｂ 第２の
ダミーパターン １０３、１０５、２０３、２０５、３０６、３１０、４
０４、４０８、５０２、５０６、６０４、６０８
シリコン酸化膜 １０４、２０４、３０８、４０６、４０６ａ、５０４、
６０６ ＳＯＧ膜 ３０２ Ｂ
ＰＳＧ膜 ６０１ パッド部
パターン ６０２ 開口部 １０００ デバイスチッ
プのエッジ
導体基体 １０２、２０２、３０４、４０２、５００、６００
配線パターン ２０２ａ、４０２ａ、６００ａ ダ
ミーパターン ３００ａ、５００ａ 第１の
ダミーパターン ３０４ａ、５００ｂ 第２の
ダミーパターン １０３、１０５、２０３、２０５、３０６、３１０、４
０４、４０８、５０２、５０６、６０４、６０８
シリコン酸化膜 １０４、２０４、３０８、４０６、４０６ａ、５０４、
６０６ ＳＯＧ膜 ３０２ Ｂ
ＰＳＧ膜 ６０１ パッド部
パターン ６０２ 開口部 １０００ デバイスチッ
プのエッジ
Claims (20)
- 【請求項１】 半導体基体上に、導電性膜からなる配線
パターンを有する回路形成領域と、 前記回路形成領域の外側に前記回路形成領域を囲んで前
記基体上に有する、前記導電性膜からなり、前記配線パ
ターンと電気的に絶縁されたダミーパターンと、 前記回路形成領域の前記配線パターン間の前記基体上
に、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜が順
に積層され、 前記回路形成領域から延在する前記第１の絶縁膜と前記
第３の絶縁膜が、前記ダミーパターン上に順に積層され
ていることを特徴とする半導体装置の構造。 - 【請求項２】 半導体基体上に、導電性膜からなる配線
パターンを有する回路形成領域と、 前記回路形成領域の外側に前記回路形成領域を囲んで前
記基体上に有する、前記導電性膜からなり、前記配線パ
ターンと電気的に絶縁された第１のダミーパターンと、 前記回路形成領域を基準にして、前記第１のダミーパタ
ーンの外側に前記第１のダミーパターンを囲んで前記基
体上に有する、前記導電性膜からなり、前記配線パター
ンと電気的に絶縁された第２のダミーパターンと、 前記回路形成領域の前記配線パターン間の前記基体上
に、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜が順
に積層され、 前記回路形成領域から延在する前記第１の絶縁膜と前記
第３の絶縁膜が、前記第１のダミーパターン及び前記第
２のダミーパターン上に順に積層されていることを特徴
とする半導体装置の構造。 - 【請求項３】 前記第２の絶縁膜がＳＯＧ膜であること
を特徴とする請求項２に記載の半導体装置の構造。 - 【請求項４】 前記半導体基体平面において、前記回路
形成領域を基準にして外側方向への前記第１のダミーパ
ターン及び前記第２のダミーパターンの幅寸法が、略１
μｍであることを特徴とする請求項２又は請求項３に記
載の半導体装置の構造。 - 【請求項５】 半導体基体上に、導電性膜からなる配線
パターンを有し、前記配線パターンの外側に前記配線パ
ターンを囲んで前記基体上に有する、前記導電性膜から
なり、前記配線パターンと電気的に絶縁されたダミーパ
ターンと、前記配線パターンの一部に、第１の絶縁膜、
第２の絶縁膜及び第３の絶縁膜が順に積層され、 前記配線パターンの一部から延在する前記第１の絶縁膜
と前記第３の絶縁膜が、前記ダミーパターン上に順に積
層されていることを特徴とする半導体装置の構造。 - 【請求項６】 前記第２の絶縁膜がＳＯＧ膜であること
を特徴とする請求項１又は請求項５に記載の半導体装置
の構造。 - 【請求項７】 前記半導体基体平面において、前記回路
形成領域を基準にして外側方向への前記ダミーパターン
の幅寸法が、略１μｍであることを特徴とする請求項
１、請求項５又は請求項６のいずれか一つに記載の半導
体装置の構造。 - 【請求項８】 半導体基体上の回路形成領域の外側に前
記回路形成領域を囲んで前記基体上に有する、第１の膜
からなり、前記配線パターンと電気的に絶縁された第１
のダミーパターンと、 前記第１のダミーパターン上に有する第１の絶縁膜と、 前記回路形成領域に、前記第１のダミーパターン上から
延在する第１の絶縁膜上に有する、導電性膜からなる配
線パターンと、 前記第１のダミーバターン上に、前記第１の絶縁膜を介
して有する、前記導電性膜からなり、前記配線パターン
及び前記第１のダミーパターンと電気的に絶縁された第
２のダミーパターンと、 前記回路形成領域の前記配線パターン間の前記第１の絶
縁膜上に、第２の絶縁膜、第３の絶縁膜及び第４の絶縁
膜が順に積層され、 前記第２の絶縁膜と前記第４の絶縁膜が、前記第２のダ
ミーパターン上に順に積層されていることを特徴とする
半導体装置の構造。 - 【請求項９】 前記第３の絶縁膜がＳＯＧ膜であること
を特徴とする請求項８に記載の半導体装置の構造。 - 【請求項１０】 前記半導体基体平面において、前記回
路形成領域を基準にして外側方向への前記第１のダミー
パターン及び前記第２のダミーパターンの幅寸法が、１
〜２μｍであることを特徴とする請求項８又は請求項９
に記載の半導体装置の構造。 - 【請求項１１】 半導体基体上に形成された導電性膜
で、回路形成領域に配線パターンを形成すると共に、前
記回路形成領域の外側で前記回路形成領域を囲む、前記
配線パターンと電気的に絶縁された所定の幅寸法のダミ
ーパターンを形成する工程と、 前記配線パターン及び前記ダミーパターンを含む前記基
体上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜、第３の絶縁膜を形
成する工程とを順に施すことを特徴とする半導体装置の
製造方法。 - 【請求項１２】 半導体基体上に形成された導電性膜
で、配線パターンを形成すると共に、前記配線パターン
の外側で前記配線パターンを囲み、前記配線パターンと
電気的に絶縁された所定の幅寸法のダミーパターンを形
成する工程と、前記配線パターン及び前記ダミーパター
ンを含む前記基体上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜、第３の絶縁膜を形
成する工程と、 前記配線パターン上部表面の一部を露出させる工程を順
に施すことを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記第２の絶縁膜がＳＯＧ膜であるこ
とを特徴とする請求項１１又は請求項１２に記載の半導
体装置の製造方法。 - 【請求項１４】 前記第２の絶縁膜形成の後、 前記ダミーパターン上部が露出するように前記第２の絶
縁膜をエッチングする工程と、 その後、露出したダミーパターンを含む前記第２の絶縁
膜上に第３の絶縁膜を形成する工程と順に施すことを特
徴とする請求項１１乃至１３のいずれか一つに記載の半
導体装置の製造方法。 - 【請求項１５】 半導体基体上に形成された導電性膜
で、回路形成領域に配線パターンを形成すると共に、前
記回路形成領域の外側で前記回路形成領域を囲む、前記
配線パターンと電気的に絶縁された所定の幅寸法の第１
のダミーパターンと、前記回路形成領域を基準として該
第１のダミーパターンの外側に該第１のダミーパターン
を囲んで、該第１のダミーパターン及び前記配線パター
ンと電気的に絶縁され、該第１のダミーパターンと略同
一の幅寸法の第２のダミーパターンとを形成する工程
と、 前記配線パターン、前記第１のダミーパターン及び前記
第２のダミーパターンを含む前記基体上に第１の絶縁膜
を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜、第３の絶縁膜を形
成する工程とを順に施すことを特徴とする半導体装置の
製造方法。 - 【請求項１６】 前記第２の絶縁膜がＳＯＧ膜であるこ
とを特徴とする請求項１５に記載の半導体装置の製造方
法。 - 【請求項１７】 前記所定の幅寸法を略１μmとするこ
とを特徴とする請求項１１乃至請求項１６のいずれか一
つに記載の半導体装置の製造方法。 - 【請求項１８】 半導体基体上に形成された第１の膜
で、回路形成領域の外側に前記回路形成領域を囲む、所
定の幅寸法の第１のダミーパターンを形成する工程と、 前記第１のダミーパターンを含む前記基体上に第１の絶
縁膜を形成する工程と、 前記第１の絶縁膜上に導電性膜を形成する工程と、 前記導電性膜で、前記回路形成領域に配線パターンを形
成すると共に、前記第１のダミーバターン上で、前記第
１の絶縁膜を介して、前記配線パターンと電気的に絶縁
された、前記所定の幅寸法と略同一幅寸法の第２のダミ
ーパターンを形成する工程と、 前記回路パターン、前記第２のダミーパターンを含む前
記第１の絶縁膜上に、第２の絶縁膜、第３の絶縁膜及び
第４の絶縁膜を形成する工程を順に施すことを特徴とす
る半導体装置の製造方法。 - 【請求項１９】 前記第３の絶縁膜がＳＯＧ膜であるこ
とを特徴とする請求項１８に記載の半導体装置の製造方
法。 - 【請求項２０】 前記所定の幅寸法を１〜２μmとする
ことを特徴とする請求項１８又は請求項１９に記載の半
導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP36981199A JP3631076B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体装置の構造 |
| US09/625,178 US7002256B1 (en) | 1999-12-27 | 2000-07-25 | Semiconductor device having wiring patterns and dummy patterns covered with insulating layer |
| US10/128,244 US6781216B2 (en) | 1999-12-27 | 2002-04-24 | Semiconductor device having wiring patterns with insulating layer |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|
| JP2003207084A Division JP2004006945A (ja) | 2003-08-11 | 2003-08-11 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP5415710B2 (ja) * | 2008-04-10 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI384603B (zh) | 2009-02-17 | 2013-02-01 | Advanced Semiconductor Eng | 基板結構及應用其之封裝結構 |
| US8637982B2 (en) | 2012-04-18 | 2014-01-28 | Sandisk Technologies Inc. | Split loop cut pattern for spacer process |
| US8739097B2 (en) * | 2012-09-14 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for placing decoupling capacitors |
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- 2002-04-24 US US10/128,244 patent/US6781216B2/en not_active Expired - Fee Related
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