JPH09139431A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH09139431A JPH09139431A JP7296551A JP29655195A JPH09139431A JP H09139431 A JPH09139431 A JP H09139431A JP 7296551 A JP7296551 A JP 7296551A JP 29655195 A JP29655195 A JP 29655195A JP H09139431 A JPH09139431 A JP H09139431A
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Abstract
(57)【要約】
【課題】 多層配線構造の平坦化を図るためにＳＯＧ膜
を利用すると、ヒューズ溶断用の開口内にＳＯＧ膜の端
部が露呈され、このＳＯＧ膜を通して水分が内部回路に
まで進入され、半導体装置の特性が劣化される。 【解決手段】 ヒューズ３を溶断するためにカバー膜１
０や絶縁膜８等に設けた開口１１を平面方向に囲むよう
にダミーの配線層５Ｘを形成する。このダミーの配線層
５Ｘは平坦化を行うためのＳＯＧ膜７と同じ層に位置さ
れるため、ＳＧＯ膜７を開口１１の周囲において分断す
ることになる。開口１１内にその一端部が露呈されたＳ
ＯＧ膜７が水分を吸収しても、ダミー配線層５Ｘによっ
て水分の伝達が防止され、水分が内部回路にまで進入す
ることが防止される。
を利用すると、ヒューズ溶断用の開口内にＳＯＧ膜の端
部が露呈され、このＳＯＧ膜を通して水分が内部回路に
まで進入され、半導体装置の特性が劣化される。 【解決手段】 ヒューズ３を溶断するためにカバー膜１
０や絶縁膜８等に設けた開口１１を平面方向に囲むよう
にダミーの配線層５Ｘを形成する。このダミーの配線層
５Ｘは平坦化を行うためのＳＯＧ膜７と同じ層に位置さ
れるため、ＳＧＯ膜７を開口１１の周囲において分断す
ることになる。開口１１内にその一端部が露呈されたＳ
ＯＧ膜７が水分を吸収しても、ダミー配線層５Ｘによっ
て水分の伝達が防止され、水分が内部回路にまで進入す
ることが防止される。
Description
【０００１】
【発明の属する技術分野】本発明は冗長回路を有し、か
つ多層配線構造の半導体装置とその製造方法に関する。
つ多層配線構造の半導体装置とその製造方法に関する。
【０００２】
【従来の技術】近年における半導体装置の高集積化に伴
って多層配線構造が採用されているが、下側配線によっ
てその表面に段差が生じると、上側配線において段切れ
等の不良が生じ易くなる。このため、従来から下側配線
の段差を緩和する構成が提案されている。図６はその一
例を示す図である。先ず、図６（ａ）のように、半導体
基板１の全面にＣＶＤ法によりシリコン酸化膜からなる
第１の絶縁膜２と第２の絶縁膜４を形成する。そして、
その上にタングステンＣＶＤ法により約５００ｎｍのタ
ングステン配線層５を形成し、その上面にプラズマＣＶ
Ｄ法により５００ｎｍのプラズマ酸化膜からなる第３の
絶縁膜６を形成する。そして、この第３の絶縁膜６上に
は有機シリカ（ＳＯＧ）膜７を塗布した後、約４００
℃、３０分のベーク処理を行う。
って多層配線構造が採用されているが、下側配線によっ
てその表面に段差が生じると、上側配線において段切れ
等の不良が生じ易くなる。このため、従来から下側配線
の段差を緩和する構成が提案されている。図６はその一
例を示す図である。先ず、図６（ａ）のように、半導体
基板１の全面にＣＶＤ法によりシリコン酸化膜からなる
第１の絶縁膜２と第２の絶縁膜４を形成する。そして、
その上にタングステンＣＶＤ法により約５００ｎｍのタ
ングステン配線層５を形成し、その上面にプラズマＣＶ
Ｄ法により５００ｎｍのプラズマ酸化膜からなる第３の
絶縁膜６を形成する。そして、この第３の絶縁膜６上に
は有機シリカ（ＳＯＧ）膜７を塗布した後、約４００
℃、３０分のベーク処理を行う。
【０００３】次いで、図６（ｂ）のように、前記タング
ステン配線層５の上側において前記第３の絶縁膜６の一
部が露呈されるまで前記ＳＯＧ膜７をエッチングバック
する。これにより前記タングステン配線層５の間にのみ
ＳＯＧ膜７が残され、配線層の間の段差が緩和される。
ステン配線層５の上側において前記第３の絶縁膜６の一
部が露呈されるまで前記ＳＯＧ膜７をエッチングバック
する。これにより前記タングステン配線層５の間にのみ
ＳＯＧ膜７が残され、配線層の間の段差が緩和される。
【０００４】しかる上で、図６（ｃ）のように、全面に
プラズマＣＶＤ法により約４００ｎｍのプラズマ酸化膜
からなる第４の絶縁膜８を形成し、タングステン配線層
５の上にコンタクト孔８ａを形成する。さらに、このコ
ンタクト孔８ａを形成後、タングステン配線層５に接続
されるようにスパッタ法により７００ｎｍのＡｌＳｉＣ
ｕと５０ｎｍのＴｉＮを形成し、積層配線層９を形成す
る。次に、全面に約１０００ｎｍのカバー膜１０を形成
する。
プラズマＣＶＤ法により約４００ｎｍのプラズマ酸化膜
からなる第４の絶縁膜８を形成し、タングステン配線層
５の上にコンタクト孔８ａを形成する。さらに、このコ
ンタクト孔８ａを形成後、タングステン配線層５に接続
されるようにスパッタ法により７００ｎｍのＡｌＳｉＣ
ｕと５０ｎｍのＴｉＮを形成し、積層配線層９を形成す
る。次に、全面に約１０００ｎｍのカバー膜１０を形成
する。
【０００５】ところで、前記したような半導体装置にお
いては、素子の微細化により生じ易い素子欠陥を救済す
るために冗長回路が設けられることがある。この冗長回
路は例えばヒューズにより本回路に接続されており、本
回路に欠陥が生じたときにヒューズを切断して本回路の
一部を冗長回路に切り替えることが行われている。例え
ば、前記した例では、図７（ａ）に示すように、第１の
絶縁膜２の上にタングステンシリサイドによりヒューズ
３を形成しておき、図６（ｃ）に示した工程が完了され
た後に、図７（ｂ）のように、このヒューズを形成した
領域において前記カバー膜１０、第４，第３の各絶縁膜
８，６を選択エッチングして開口１１を設け、かつ第２
の絶縁膜４もその膜厚を低減させている。ヒューズ３を
切断する場合には、この開口１１を通してヒューズ３に
レーザ光を投射し、ヒューズを溶断している。
いては、素子の微細化により生じ易い素子欠陥を救済す
るために冗長回路が設けられることがある。この冗長回
路は例えばヒューズにより本回路に接続されており、本
回路に欠陥が生じたときにヒューズを切断して本回路の
一部を冗長回路に切り替えることが行われている。例え
ば、前記した例では、図７（ａ）に示すように、第１の
絶縁膜２の上にタングステンシリサイドによりヒューズ
３を形成しておき、図６（ｃ）に示した工程が完了され
た後に、図７（ｂ）のように、このヒューズを形成した
領域において前記カバー膜１０、第４，第３の各絶縁膜
８，６を選択エッチングして開口１１を設け、かつ第２
の絶縁膜４もその膜厚を低減させている。ヒューズ３を
切断する場合には、この開口１１を通してヒューズ３に
レーザ光を投射し、ヒューズを溶断している。
【０００６】
【発明が解決しようとする課題】このようにヒューズの
溶断効率を高めるために、ヒューズ３上の絶縁膜をエッ
チングして開口を形成しているが、このとき、図７
（ｂ）のように、開口１１の形成領域に前記ＳＯＧ膜７
がエッチングされずに残存していると、このＳＧＯ膜７
の端部が開口１１の側面に露呈される状態が生じること
になる。このようにＳＧＯ膜７の端部が露呈されている
と、半導体装置を樹脂封止したプラスチックパッケージ
からの水分がＳＯＧ膜７の端部から吸収され、吸収され
た水分がＳＯＧ膜７を通して内部回路にまで伝えられ、
内部回路を電気的に短絡して半導体装置の動作不良や信
頼性を低下させる原因となる。
溶断効率を高めるために、ヒューズ３上の絶縁膜をエッ
チングして開口を形成しているが、このとき、図７
（ｂ）のように、開口１１の形成領域に前記ＳＯＧ膜７
がエッチングされずに残存していると、このＳＧＯ膜７
の端部が開口１１の側面に露呈される状態が生じること
になる。このようにＳＧＯ膜７の端部が露呈されている
と、半導体装置を樹脂封止したプラスチックパッケージ
からの水分がＳＯＧ膜７の端部から吸収され、吸収され
た水分がＳＯＧ膜７を通して内部回路にまで伝えられ、
内部回路を電気的に短絡して半導体装置の動作不良や信
頼性を低下させる原因となる。
【０００７】このため、開口１１の形成領域にＳＯＧ膜
７が完全に残らないように、ＳＯＧ膜のエッチングを進
行させると、エッチング時間が長くなって製造効率が低
下するとともに、配線領域のＳＯＧ膜の膜厚も低減さ
れ、前記した多層配線構造の平坦化効果が低下されてし
まうことになる。
７が完全に残らないように、ＳＯＧ膜のエッチングを進
行させると、エッチング時間が長くなって製造効率が低
下するとともに、配線領域のＳＯＧ膜の膜厚も低減さ
れ、前記した多層配線構造の平坦化効果が低下されてし
まうことになる。
【０００８】本発明の目的は、多層配線構造の平坦化を
図る一方で、ヒューズ開口からの水分の進入による特性
劣化を防止した半導体装置とその製造方法を提供するこ
とにある。
図る一方で、ヒューズ開口からの水分の進入による特性
劣化を防止した半導体装置とその製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
上下層の配線層を絶縁する層間絶縁膜の一部にＳＯＧ膜
が形成されて平坦化を行っている多層配線構造を有する
半導体装置において、ＳＯＧ膜を含む層間絶縁膜の厚さ
方向にわたって開設された開口を有し、かつＳＯＧ膜と
同じ層に開口を平面方向に囲む配線層が形成されている
ことを特徴とする。ここで、開口を囲む配線層は、ダミ
ーの配線層で構成される。また、開口は冗長回路のヒュ
ーズ形成領域に開設され、この開口を利用してヒューズ
の溶断を行うように形成される。
上下層の配線層を絶縁する層間絶縁膜の一部にＳＯＧ膜
が形成されて平坦化を行っている多層配線構造を有する
半導体装置において、ＳＯＧ膜を含む層間絶縁膜の厚さ
方向にわたって開設された開口を有し、かつＳＯＧ膜と
同じ層に開口を平面方向に囲む配線層が形成されている
ことを特徴とする。ここで、開口を囲む配線層は、ダミ
ーの配線層で構成される。また、開口は冗長回路のヒュ
ーズ形成領域に開設され、この開口を利用してヒューズ
の溶断を行うように形成される。
【００１０】本発明の半導体装置の製造方法は、半導体
基板に第１の絶縁膜及び第２の絶縁膜を形成する工程
と、この第２の絶縁膜上に配線層を形成し、かつこの配
線層の一部により所要の領域に囲い状のダミーの配線層
を形成する工程と、全面に第３の絶縁膜を形成した後、
ＳＯＧ膜を塗布し、かつこれをエッチングバックして前
記配線層の直上のＳＯＧ膜を除去する工程と、全面に第
４の絶縁膜及びカバー膜を形成する工程と、前記ダミー
の配線層で囲まれた領域にカバー膜の表面からＳＯＧ膜
を含む所要の厚さ範囲にわたって開口を開設する工程と
を含んでいる。特に、第１の絶縁膜上の所要の領域に冗
長回路のヒューズを形成し、その上に第２の絶縁膜を形
成し、かつ前記ダミーの配線層は前記ヒューズの一部を
囲むように形成され、前記開口は前記ヒューズ上におけ
る第２の絶縁膜が所要の厚さに残される厚さまで開設さ
れる。
基板に第１の絶縁膜及び第２の絶縁膜を形成する工程
と、この第２の絶縁膜上に配線層を形成し、かつこの配
線層の一部により所要の領域に囲い状のダミーの配線層
を形成する工程と、全面に第３の絶縁膜を形成した後、
ＳＯＧ膜を塗布し、かつこれをエッチングバックして前
記配線層の直上のＳＯＧ膜を除去する工程と、全面に第
４の絶縁膜及びカバー膜を形成する工程と、前記ダミー
の配線層で囲まれた領域にカバー膜の表面からＳＯＧ膜
を含む所要の厚さ範囲にわたって開口を開設する工程と
を含んでいる。特に、第１の絶縁膜上の所要の領域に冗
長回路のヒューズを形成し、その上に第２の絶縁膜を形
成し、かつ前記ダミーの配線層は前記ヒューズの一部を
囲むように形成され、前記開口は前記ヒューズ上におけ
る第２の絶縁膜が所要の厚さに残される厚さまで開設さ
れる。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１ないし図４は本発明の実施形態
を工程順に示す図であり、図１〜図３のそれぞれにおい
て、（ａ）は配線領域の、（ｂ）はヒューズ領域の断面
図である。先ず、図１（ａ），（ｂ）のように、半導体
基板１の全面にＣＶＤ法によりシリコン酸化膜からなる
第１の絶縁膜２を形成し、その上でヒューズ領域には約
１５０ｎｍのタングステンシリサイドからなるヒューズ
３を形成し、その上に第２の絶縁膜４を形成する。ま
た、配線領域ではこの第２絶縁膜４の上にタングステン
ＣＶＤ法により約５００ｎｍのタングステン配線層５を
形成する。このとき、ヒューズ領域では、タングステン
配線層の一部を利用して後工程で形成する開口を包囲す
る領域に、ダミーのタングステン配線層５Ｘを形成して
おく。
参照して説明する。図１ないし図４は本発明の実施形態
を工程順に示す図であり、図１〜図３のそれぞれにおい
て、（ａ）は配線領域の、（ｂ）はヒューズ領域の断面
図である。先ず、図１（ａ），（ｂ）のように、半導体
基板１の全面にＣＶＤ法によりシリコン酸化膜からなる
第１の絶縁膜２を形成し、その上でヒューズ領域には約
１５０ｎｍのタングステンシリサイドからなるヒューズ
３を形成し、その上に第２の絶縁膜４を形成する。ま
た、配線領域ではこの第２絶縁膜４の上にタングステン
ＣＶＤ法により約５００ｎｍのタングステン配線層５を
形成する。このとき、ヒューズ領域では、タングステン
配線層の一部を利用して後工程で形成する開口を包囲す
る領域に、ダミーのタングステン配線層５Ｘを形成して
おく。
【００１２】しかる上で、前記タングステン配線層５の
上面にプラズマＣＶＤ法により５００ｎｍのプラズマ酸
化膜からなる第３の絶縁膜６を形成する。そして、この
第３の絶縁膜６上には有機シリカ（ＳＯＧ）膜７を塗布
した後、約４００℃、３０分のベーク処理を行う。
上面にプラズマＣＶＤ法により５００ｎｍのプラズマ酸
化膜からなる第３の絶縁膜６を形成する。そして、この
第３の絶縁膜６上には有機シリカ（ＳＯＧ）膜７を塗布
した後、約４００℃、３０分のベーク処理を行う。
【００１３】次いで、図２（ａ），（ｂ）のように、前
記タングステン配線層５の上側において前記第３の絶縁
膜６の一部が露呈されるまで前記ＳＯＧ膜７をエッチン
グバックする。これにより配線領域では前記タングステ
ン配線層５の間にのみＳＯＧ膜７が残され、配線層５の
間の段差が緩和される。また、ヒューズ領域にはエッチ
ングされないＳＯＧ膜７が薄く残されている。
記タングステン配線層５の上側において前記第３の絶縁
膜６の一部が露呈されるまで前記ＳＯＧ膜７をエッチン
グバックする。これにより配線領域では前記タングステ
ン配線層５の間にのみＳＯＧ膜７が残され、配線層５の
間の段差が緩和される。また、ヒューズ領域にはエッチ
ングされないＳＯＧ膜７が薄く残されている。
【００１４】しかる上で、図３（ａ），（ｂ）のよう
に、全面にプラズマＣＶＤ法により約４００ｎｍのプラ
ズマ酸化膜からなる第４の絶縁膜８を形成する。そし
て、配線領域でタングステン配線層５の上にコンタクト
孔を形成し、その後、タングステン配線層５に接続され
るようにスパッタ法により７００ｎｍのＡｌＳｉＣｕと
５０ｎｍのＴｉＮを形成し、積層配線層９を形成する。
次に、全面に約１０００ｎｍのカバー膜１０を形成す
る。
に、全面にプラズマＣＶＤ法により約４００ｎｍのプラ
ズマ酸化膜からなる第４の絶縁膜８を形成する。そし
て、配線領域でタングステン配線層５の上にコンタクト
孔を形成し、その後、タングステン配線層５に接続され
るようにスパッタ法により７００ｎｍのＡｌＳｉＣｕと
５０ｎｍのＴｉＮを形成し、積層配線層９を形成する。
次に、全面に約１０００ｎｍのカバー膜１０を形成す
る。
【００１５】次いで、図４（ａ）のように、ヒューズ領
域においては、ヒューズ３上の一部に対して前記カバー
膜１０、第４，第３の各絶縁膜８，６を選択エッチング
して開口１１を設け、かつ第２の絶縁膜４もヒューズ３
上の膜厚が３００〜４００ｎｍとなるように低減させて
いる。この開口１１を形成することで、ヒューズ３を切
断する場合には、この開口１１を通してヒューズ３にレ
ーザ光を投射して溶断することが容易となる。この開口
１１は、図４（ｂ）に平面構成を示すように、前記ダミ
ーのタングステン配線層５Ｘで囲まれた区画内に形成さ
れる。
域においては、ヒューズ３上の一部に対して前記カバー
膜１０、第４，第３の各絶縁膜８，６を選択エッチング
して開口１１を設け、かつ第２の絶縁膜４もヒューズ３
上の膜厚が３００〜４００ｎｍとなるように低減させて
いる。この開口１１を形成することで、ヒューズ３を切
断する場合には、この開口１１を通してヒューズ３にレ
ーザ光を投射して溶断することが容易となる。この開口
１１は、図４（ｂ）に平面構成を示すように、前記ダミ
ーのタングステン配線層５Ｘで囲まれた区画内に形成さ
れる。
【００１６】したがって、このように構成された半導体
装置では、開口１１にＳＯＧ膜７の端部が露呈されてい
るため、プラスチックパッケージ封止したときに水分が
開口１１にまで進入され、ＳＯＧ膜７が水分を吸収し、
半導体装置の内部にまで水分が進入されようとする。し
かしながら、開口１１を囲むようにダミーのタングステ
ン配線層５Ｘが形成されており、このダミータングステ
ン配線層５ＸによってＳＯＧ膜７は内部回路とは分断さ
れた状態とされているため、水分はダミーのタングステ
ン配線層５Ｘによって遮断され、内部回路にまで進入す
ることが防止される。これにより、内部回路での電気的
な短絡や信頼性の劣化が防止される。
装置では、開口１１にＳＯＧ膜７の端部が露呈されてい
るため、プラスチックパッケージ封止したときに水分が
開口１１にまで進入され、ＳＯＧ膜７が水分を吸収し、
半導体装置の内部にまで水分が進入されようとする。し
かしながら、開口１１を囲むようにダミーのタングステ
ン配線層５Ｘが形成されており、このダミータングステ
ン配線層５ＸによってＳＯＧ膜７は内部回路とは分断さ
れた状態とされているため、水分はダミーのタングステ
ン配線層５Ｘによって遮断され、内部回路にまで進入す
ることが防止される。これにより、内部回路での電気的
な短絡や信頼性の劣化が防止される。
【００１７】また、この半導体装置では、ＳＯＧ膜７が
ヒューズ領域に残存されていても、前記したように内部
回路への水分の進入が防止されるため、ＳＯＧ膜７のエ
ッチングを必要以上に行うことはなく、エッチング時間
を短縮して半導体装置の製造効率を高め、かつＳＯＧ膜
による多層配線構造の平坦化が促進できる。因みに、本
発明の半導体装置をプラスチック封止した上で、１３０
℃、圧力２５ａｔｍ、湿度１００％の状態で５００時間
の試験を行ったところ、不良の発生は皆無であった。
ヒューズ領域に残存されていても、前記したように内部
回路への水分の進入が防止されるため、ＳＯＧ膜７のエ
ッチングを必要以上に行うことはなく、エッチング時間
を短縮して半導体装置の製造効率を高め、かつＳＯＧ膜
による多層配線構造の平坦化が促進できる。因みに、本
発明の半導体装置をプラスチック封止した上で、１３０
℃、圧力２５ａｔｍ、湿度１００％の状態で５００時間
の試験を行ったところ、不良の発生は皆無であった。
【００１８】ここで、図５に示すように、ヒューズ領域
に形成するダミーのタングステン配線層は、ヒューズ開
口を２重に囲むタングステン配線層５Ｘ１，５Ｘ２で構
成してもよい。さらには、スペースに余裕があれば、３
重以上で囲むように形成してもよい。このダミーのタン
グステン配線の数が多ければ、それだけＳＯＧ膜を通し
て水分が内部回路にまで進入することを防止する効果が
高められる。
に形成するダミーのタングステン配線層は、ヒューズ開
口を２重に囲むタングステン配線層５Ｘ１，５Ｘ２で構
成してもよい。さらには、スペースに余裕があれば、３
重以上で囲むように形成してもよい。このダミーのタン
グステン配線の数が多ければ、それだけＳＯＧ膜を通し
て水分が内部回路にまで進入することを防止する効果が
高められる。
【００１９】
【発明の効果】以上説明したように本発明は、層間絶縁
膜の一部に塗布絶縁膜が形成されて平坦化を行っている
多層配線構造を有する半導体装置において、塗布絶縁膜
を含む層間絶縁膜の厚さ方向にわたって開設された開口
を有し、かつ塗布絶縁膜と同じ層に開口を平面方向に囲
む配線層が形成されているので、開口内にＳＯＧ膜の端
部が露呈され、この端部から水分がＳＯＧ膜に吸収され
て内部回路にまで進入されようとした場合でも、配線層
によってＳＯＧ膜が分断されているため、水分が内部回
路にまで進入されることはなく、半導体装置の特性劣化
や信頼性の低下が防止される。また、開口を設けた領域
においてＳＯＧ膜を完全にエッチングする必要がないた
め、ＳＯＧ膜による多層配線構造の平坦化効果が高めら
れる。
膜の一部に塗布絶縁膜が形成されて平坦化を行っている
多層配線構造を有する半導体装置において、塗布絶縁膜
を含む層間絶縁膜の厚さ方向にわたって開設された開口
を有し、かつ塗布絶縁膜と同じ層に開口を平面方向に囲
む配線層が形成されているので、開口内にＳＯＧ膜の端
部が露呈され、この端部から水分がＳＯＧ膜に吸収され
て内部回路にまで進入されようとした場合でも、配線層
によってＳＯＧ膜が分断されているため、水分が内部回
路にまで進入されることはなく、半導体装置の特性劣化
や信頼性の低下が防止される。また、開口を設けた領域
においてＳＯＧ膜を完全にエッチングする必要がないた
め、ＳＯＧ膜による多層配線構造の平坦化効果が高めら
れる。
【図１】本発明の実施形態の製造方法を工程順に示す断
面図のその１である。
面図のその１である。
【図２】本発明の実施形態の製造方法を工程順に示す断
面図のその２である。
面図のその２である。
【図３】本発明の実施形態の製造方法を工程順に示す断
面図のその３である。
面図のその３である。
【図４】本発明の実施形態の製造方法を工程順に示す断
面図と平面図である。
面図と平面図である。
【図５】本発明の他の実施形態における平面図である。
【図６】従来の半導体装置の製造方法の一例を工程順に
示す断面図である。
示す断面図である。
【図７】図６の製造方法における問題点を説明するため
の断面図である。
の断面図である。
１ 半導体基板 ２ 第１の絶縁膜 ３ ヒューズ ４ 第２の絶縁膜 ５ タングステン配線層 ５Ｘ ダミーのタングステン配線層 ６ 第３の絶縁膜 ７ ＳＯＧ膜 ８ 第４の絶縁膜 ９ 積層配線層 １０ カバー膜 １１ 開口
Claims (5)
- 【請求項１】 上下層の配線層を絶縁する層間絶縁膜の
一部が塗布絶縁膜が形成されて平坦化を行っている多層
配線構造を有する半導体装置において、前記塗布絶縁膜
を含む前記層間絶縁膜の厚さ方向にわたって開設された
開口を有し、かつ前記塗布絶縁膜と同じ層に前記開口を
平面方向に囲む配線層が形成されていることを特徴とす
る半導体装置。 - 【請求項２】 開口を囲む配線層は、ダミーの配線層で
ある請求項１の半導体装置。 - 【請求項３】 層間絶縁膜の下層には冗長回路のヒュー
ズが形成されており、開口はこのヒューズ形成領域に開
設されてなる請求項１または２の半導体装置。 - 【請求項４】 半導体基板に第１の絶縁膜及び第２の絶
縁膜を形成する工程と、この第２の絶縁膜上に配線層を
形成し、かつこの配線層の一部により所要の領域に囲い
状のダミーの配線層を形成する工程と、全面に第３の絶
縁膜を形成した後、塗布絶縁膜を塗布し、かつこれをエ
ッチングバックして前記配線層の直上の塗布絶縁膜を除
去する工程と、全面に第４の絶縁膜及びカバー膜を形成
する工程と、前記ダミーの配線層で囲まれた領域に前記
カバー膜の表面から前記塗布絶縁膜を含む所要の厚さ範
囲にわたって開口を開設する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項５】 第１の絶縁膜上の所要の領域に冗長回路
のヒューズを形成し、その上に第２の絶縁膜を形成し、
かつ前記ダミーの配線層は前記ヒューズの一部を囲むよ
うに形成され、前記開口は前記ヒューズ上における第２
の絶縁膜が所要の厚さに残される厚さまで開設される請
求項４の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296551A JPH09139431A (ja) | 1995-11-15 | 1995-11-15 | 半導体装置とその製造方法 |
| US08/748,838 US5808363A (en) | 1995-11-15 | 1996-11-14 | Semiconductor device and method of fabricating the same |
| KR1019960054203A KR100204853B1 (ko) | 1995-11-15 | 1996-11-15 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296551A JPH09139431A (ja) | 1995-11-15 | 1995-11-15 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139431A true JPH09139431A (ja) | 1997-05-27 |
Family
ID=17835007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7296551A Pending JPH09139431A (ja) | 1995-11-15 | 1995-11-15 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5808363A (ja) |
| JP (1) | JPH09139431A (ja) |
| KR (1) | KR100204853B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6399897B1 (en) | 1999-09-03 | 2002-06-04 | Fujitsu Limited | Multi-layer wiring substrate |
| US6781216B2 (en) | 1999-12-27 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Semiconductor device having wiring patterns with insulating layer |
| US8217491B2 (en) | 2009-10-02 | 2012-07-10 | Ricoh Company, Ltd. | Semiconductor device |
| JP2013084908A (ja) * | 2011-09-30 | 2013-05-09 | Seiko Instruments Inc | 半導体装置 |
| JP2014075437A (ja) * | 2012-10-03 | 2014-04-24 | Seiko Instruments Inc | 半導体集積回路装置 |
| JP2019153714A (ja) * | 2018-03-05 | 2019-09-12 | エイブリック株式会社 | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3362662B2 (ja) * | 1998-03-11 | 2003-01-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100268438B1 (ko) * | 1998-07-03 | 2000-10-16 | 윤종용 | 복수의 퓨즈들을 갖는 반도체 메모리 장치 |
| JP3466929B2 (ja) * | 1998-10-05 | 2003-11-17 | 株式会社東芝 | 半導体装置 |
| US6787886B1 (en) * | 1999-07-07 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and methods of fabricating the same |
| KR100675895B1 (ko) * | 2005-06-29 | 2007-02-02 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선구조 및 그 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235170A (ja) * | 1992-02-24 | 1993-09-10 | Nec Corp | 半導体装置 |
| JP3271094B2 (ja) * | 1993-07-05 | 2002-04-02 | ソニー株式会社 | 積層配線基板及びその製造方法 |
| US5420455A (en) * | 1994-03-31 | 1995-05-30 | International Business Machines Corp. | Array fuse damage protection devices and fabrication method |
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-
1995
- 1995-11-15 JP JP7296551A patent/JPH09139431A/ja active Pending
-
1996
- 1996-11-14 US US08/748,838 patent/US5808363A/en not_active Expired - Lifetime
- 1996-11-15 KR KR1019960054203A patent/KR100204853B1/ko active IP Right Grant
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| JP2019153714A (ja) * | 2018-03-05 | 2019-09-12 | エイブリック株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5808363A (en) | 1998-09-15 |
| KR100204853B1 (ko) | 1999-06-15 |
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