JP2019153714A - 半導体装置 - Google Patents

Abstract

【課題】パッシベーション膜のクラックなど、意図しない箇所を起点とした水分浸入によるＭＯＳトランジスタの特性変動が抑制された半導体装置を提供する。【解決手段】半導体装置１００は、半導体基板に形成された半導体素子１０と、半導体素子１０を囲む外周領域１１７の分離絶縁膜１１１上に形成されたガードリング金属膜１０９と、半導体素子１０とガードリング金属膜１０９の上に形成された層間絶縁膜１１２と層間絶縁膜１１２上に形成されたパッシベーション膜１１５とを備える。【選択図】図１

Description

本発明は、半導体装置に関する。

ボルテージレギュレータなどのような、構成要素である半導体素子の特性の安定化が要求される高精度アナログ半導体集積回路装置において、冗長回路を設け、ヒューズトリミングにより調整を行い、出力値の精度を向上させる技術が知られている。そのヒューズトリミングをレーザー照射による溶断で行う場合には、半導体基板上に形成されているヒューズ素子にレーザーのエネルギーを効率よく伝達するために、ヒューズ素子上のパッシベーション膜が除去される。

耐湿性の高いパッシベーション膜が除去された場合、半導体集積回路装置内の絶縁膜に透水性の高いＳＯＧ膜が含まれていると、パッシベーション膜が除去された開口部分からそのＳＯＧ膜に沿って容易に内部に水分が浸入し、半導体素子の特性変動を引き起こす。例えば、ＰチャネルＭＯＳトランジスタのゲート絶縁膜へ水分が到達すると、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）現象により閾値電圧が顕著に変化し、アナログ半導体集積回路装置の精度が損なわれることが知られている。このような水分浸入は、ゲート絶縁膜を有するＰチャネルＭＯＳトランジスタだけでなく、半導体基板表面の界面状態に敏感な様々な半導体素子の特性に影響し変動させる。そのような特性変動を防止するために、水分浸入防止のための様々な技術が提案されている。

特許文献１には、水分浸入による特性変動を抑制するために、ヒューズ素子上のレーザー照射のために設けられたパッシベーション開口部の周囲にガードリングを設置する技術が開示されている。

特開２０１４−１６０８０１号公報

特許文献１には、あらかじめ定められたヒューズ開口部の周囲を取り囲む、金属配線材料からなるガードリングをさらに有することで長期信頼性劣化の起因となるような、ヒューズ開口部から積層された層間絶縁膜側壁からの水分進入経路を確実に遮断し、ＮＢＴＩおよび配線腐食によるＩＣの特性劣化を防止することが開示されている。しかしながら、ヒューズのためのパッシベーション開口部以外、例えば半導体集積回路装置の実装工程でパッシベーション膜に発生するクラックなど、意図しない箇所を起点とした水分浸入による半導体素子の特性変動を抑制することに対し改善の余地があった。

本発明は、上記の点に鑑み、意図しない箇所のパッシベーション膜にクラックが発生するような場合にも水分浸入による半導体素子の特性変動が抑制できる半導体装置を提供することを目的とする。

上記の課題を解決するために、本発明は以下のような半導体装置とする。
すなわち、半導体基板に形成された半導体素子と、前記半導体素子の上に形成された第１の絶縁膜と、前記第１の絶縁膜の上に形成された第１の金属層と、前記第１の絶縁層及び前記第１の金属層の上に形成された、少なくとも一部にＳＯＧ膜を含む第２の絶縁膜と、前記第２の絶縁膜上に形成されたパッシベーション膜と、を有する半導体装置であって、平面視において前記半導体素子を切れ目無く囲む外周領域に前記第１の金属層で形成されたガードリング金属膜を有し、前記外周領域の第２の絶縁膜の中にＳＯＧ膜を含まないことを特徴とする半導体装置とする。

本発明によれば、パッシベーション膜のクラックなど、意図しない箇所を起点とした水分浸入による半導体素子の特性変動を抑制する半導体装置を実現することができる。

本発明の第１の実施形態に係る半導体装置の平面図である。 （ａ）は、図１に示す半導体装置のＡ−Ａ’における断面図であり、（ｂ）は、Ｂ−Ｂ’における断面図である。 本発明の第１の実施形態に係る半導体装置の変形例の平面図である。 （ａ）は、図３に示す半導体装置のＣ−Ｃ’における断面図であり、（ｂ）は、Ｄ−Ｄ’における断面図である。 本発明の第２の実施形態に係る半導体装置の平面図である。 図５に示す半導体装置のＥ−Ｅ’における断面図である。 本発明の第３の実施形態に係る半導体装置の平面図である。 図７に示す半導体装置のＦ−Ｆ’における断面図である。 複数のＭＯＳトランジスタに第２の実施形態を適用した半導体装置の平面図である。 ボンディングパッド近傍の断面図である。

本発明の実施形態を説明する前に、実施形態の理解を容易にするために、半導体素子への水分の浸入と特性の変動に対し見出された新たな課題について説明する。

ボルテージレギュレータなどの半導体集積回路装置において、数１００ｍA以上の電流を出力する場合に、出力素子に接続される最上層の金属膜に流れる電流密度を緩和するために、２μｍ以上の厚い金属膜が配線として使用される場合がある。半導体集積回路装置において最上層の金属膜が厚くなると、その金属膜と金属膜上のパッシベーション膜との間の熱膨張係数差に起因する応力（以後、膜応力と称する）が増大する。

そのような膜応力は、出力素子上の配線やボンディングパッドなど、平面視における金属膜の面積が広い部分で顕著となる。特に、半導体集積回路装置の外周領域に設置される傾向のあるボンディングパッド近傍などのパッシベーション膜は、個片化のためのブレードダイシング時の振動など、実装工程における外部応力の影響を受けやすい。さらに、図１０に示すような、ボンディングパッド６１６と層間絶縁膜６１２の界面近傍においては、パッシベーション膜６１５の被覆性が悪化し薄膜化しやすく、膜応力が集中しやすい。

すなわち、最上層に厚い金属膜を採用すると、パッシベーション膜に膜応力が集中し、半導体集積回路装置の外周の金属膜近傍のパッシベーション膜に外部からの振動などによってクラック６１８が発生しやすい。そして、さらにそのクラック６１８付近にＳＯＧ膜が存在すると、外部からそのクラック６１８を起点としＳＯＧ膜に沿って半導体集積回路装置の内部へ水分が浸入し、半導体素子の特性を変動させる場合がある事が発明者によって見出された。従って、このような知見をもとに、ヒューズのためのパッシベーション開口部（ヒューズ開口部）以外の意図しない箇所を起点とした水分浸入による半導体素子の特性変動を抑制するために本発明が考案された。

以下、本発明の実施形態を、図面を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴を分かりやすくするために、便宜上特徴となる部分を一部透視して示している場合がある。

図１は、本発明の第１の実施形態に係る半導体装置１００の平面図である。
図２（ａ）、（ｂ）は、図１において半導体装置１００をＡ−Ａ’線、Ｂ−Ｂ’線に沿って切断した場合の断面図である。

第１の実施形態の半導体装置１００は、ゲート電極１０６と、ゲート電極１０６の一方の側に形成されたソース領域１０２と、ゲート電極１０６の他方の側に形成されたドレイン領域１０３とを有するＰチャネルＭＯＳトランジスタなどの半導体素子１０を備える。ソース領域１０２及びドレイン領域１０３上には、一端がコンタクトホール１０４を介してソース領域１０２及びドレイン領域１０３にそれぞれ接続されたソース配線金属膜１０７とドレイン配線金属膜１０８が形成されている。ソース配線金属膜１０７及びドレイン配線金属膜１０８の他端は、それぞれソース領域１０２及びドレイン領域１０３から半導体素子１０の外側に向かって延伸し、半導体素子１０以外の半導体素子などに接続される。

半導体素子１０の周囲を切れ目無く囲む、２点鎖線で示される外周領域１１７内には、ガードリング金属膜１０９がソース配線金属膜１０７及びドレイン配線金属膜１０８と同じ金属層で形成される。ガードリング金属膜１０９は、ソース配線金属膜１０７及びドレイン配線金属膜１０８がそれぞれ半導体素子１０の外側に延伸する部分において切れ目１１０を有する。

図２（ａ）に示すように、半導体装置１００において、半導体基板１０１の表面に形成されたゲート絶縁膜１０５、ゲート電極１０６、ソース領域１０２、ドレイン領域１０３を有する半導体素子１０の上には、分離絶縁膜１１１が形成されている。分離絶縁膜１１１は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）絶縁膜やＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などの主にシリコン酸化膜からなる絶縁膜であり、半導体素子１０のような半導体素子同士を分離する。分離絶縁膜１１１の表面は、リフロー技術などによって平坦化されている。

半導体装置１００は、断面視において高さ方向に位置の異なる金属層を２層備えている。それらの金属層は、異なる厚さを有し、下層の第１の金属層は２μｍ未満の厚さで形成され、上層の第２金属層は２μｍ以上の厚さで形成される。分離絶縁膜１１１上の第１金属層は、ソース配線金属膜１０７、ドレイン配線金属膜１０８、ガードリング金属膜１０９を形成している。

分離絶縁膜１１１と第１金属層の上には、第１ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜１１２ａ、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜１１２ｂ、第２ＴＥＯＳ膜１１２ｃからなる層間絶縁膜１１２が形成されている。第１ＴＥＯＳ膜１１２ａは、分離絶縁膜１１１上の第１金属配線層などを段差を伴いながら被覆する。ＳＯＧ膜１１２ｂは、第１ＴＥＯＳ膜１１２ａの段差の低い部分に形成され、第１ＴＥＯＳ膜１１２ａの段差を緩和し、その表面を平坦化させる。第２ＴＥＯＳ膜１１２ｃは、第１ＴＥＯＳ膜１１２ａとＳＯＧ膜１１２ｂ上に形成され、表面が平坦化された第２金属層の下地絶縁膜となる。

第２ＴＥＯＳ膜１１２ｃ上の第２金属層は、微細配線加工を要しないボンディングパッドなどの幅が広い金属膜を形成している（不図示）。この第２金属層は、第１の実施形態の半導体装置１００上においては除去されている。

層間絶縁膜１１２と第２金属層の上には、パッシベーション膜１１５が形成される。このパッシベーション膜１１５は、シリコン窒化膜やＰＳＧ（Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などのシリコン酸化膜、ポリイミド膜など、保護層として用いる何れの膜でもよく、またそれらを組み合わせた積層膜であっても構わない。第１の実施形態の半導体装置１００を含めた半導体集積回路装置全体は、ヒューズやボンディングパッドのためのパッシベーション開口部などの一部の領域を除きこのパッシベーション膜１１５によって全体を覆われるため、外部からの異物や水分の浸入が抑制される。

図２（ａ）に示すように、第１金属層からなるガードリング金属膜１０９は、ソース配線金属膜１０７やドレイン配線金属膜１０８などの周囲の第１金属層からなる金属膜から離れた外周領域１１７に形成されている。そしてこのガードリング金属膜１０９は、直上の第１ＴＥＯＳ膜１１２ａを押し上げ、第１ＴＥＯＳ膜１１２ａにおいて凸部を形成している。そのため第１ＴＥＯＳ膜１１２ａは、ＳＯＧ膜１１２ｂを介することなく直接その上の第２ＴＥＯＳ膜１１２ｃと接している。このガードリング金属膜１０９は、半導体素子１０の周囲を囲み、半導体素子１０の内側と外側に形成される層間絶縁膜１１２中のＳＯＧ膜１１２ｂ同士の接触を遮断している。すなわち、外周領域１１７内においてはＳＯＧ膜１１２ｂは存在しない。これにより、半導体集積回路装置の外周のボンディングパッドなどの厚くて大面積の第２金属層で形成されるパターン近傍でパッシベーション膜にクラックが発生したとしても、そこから透水性の高いＳＯＧ膜を通って浸入する水分が半導体素子１０の内部に到達することを防いでいる。

一方、図２（ｂ）に示すように、図１における半導体装置１００のＢ−Ｂ’線付近では、ソース配線金属膜１０７の、ソース領域１０２から外側への延伸のために、ガードリング金属膜１０９に切れ目１１０が形成される。第１の実施形態においては、この切れ目１１０に存在するガードリング金属膜１０９とソース配線金属膜１０７との隙間の間隔Ｓ１０を、第１ＴＥＯＳ膜１１２ａの平坦な領域における厚さであるＳ１１以下の長さとしている。このようにすることで、第１ＴＥＯＳ膜１１２ａの堆積時にこの切れ目１１０内における隙間を全て第１ＴＥＯＳ膜１１２ａで満たし、隙間の内部におけるＳＯＧ膜の形成を抑制している。そのため、半導体素子１０を囲むガードリング金属膜１０９に切れ目があっても、半導体素子１０を囲む外周領域１１７にＳＯＧ膜１１２ｂが形成されることがなく、半導体素子１０の内側と外側に形成されるＳＯＧ膜１１２ｂ同士が接触することなく遮断されている。

図３は、第１の実施形態を、３層の金属層に適用した場合の変形例における半導体装置２００の平面図である。図４（ａ）、（ｂ）は、図３において半導体装置２００をＣ−Ｃ’線、Ｄ−Ｄ’線に沿って切断した場合の断面図である。

半導体装置２００は、ゲート電極２０６と、ソース領域２０２と、ドレイン領域２０３とを有する半導体素子２０を備える。ソース領域２０２及びドレイン領域２０３上には、一端がコンタクトホール２０４ａを介してソース領域２０２及びドレイン領域２０３にそれぞれ接続されたソース配線金属膜２０７ａと、ドレイン配線金属膜２０８ａが形成されている。ソース配線金属膜２０７ａ及びドレイン配線金属膜２０８ａは、さらに、ビアホール２０４ｂを介してソース配線金属膜２０７ｂ及びドレイン配線金属膜２０８ｂに接続される。ソース配線金属膜２０７ｂ及びドレイン配線金属膜２０８ｂの他端は、それぞれソース領域２０２及びドレイン領域２０３から半導体素子２０の外側に向かって延伸し、半導体素子２０以外の半導体素子などに接続される。

半導体素子２０の周囲を切れ目無く囲む、２点鎖線で示される外周領域２１７内には、ガードリング金属膜２０９ａがソース配線金属膜１０７及びドレイン配線金属膜１０８と同じ第１金属層で形成される。ガードリング金属膜２０９ａは、ソース配線金属膜２０７ａ及びドレイン配線金属膜２０８ａがそれぞれ半導体素子２０の外側に延伸しないので、切れ目無く半導体素子２０を囲んで形成されている。

また、ガードリング金属膜２０９ａ上には、半導体素子２０を囲むようにガードリング金属膜２０９ｂが形成されている。ガードリング金属膜２０９ｂは、ソース配線金属膜２０７ｂ及びドレイン配線金属膜２０８ｂがそれぞれ半導体素子２０の外側に延伸する部分において、切れ目２１０を有する。

図４（ａ）に示すように、半導体装置２００において、半導体基板２０１の表面に形成されたゲート絶縁膜２０５、ゲート電極２０６、ソース領域２０２、ドレイン領域２０３を有する半導体素子２０の上には、分離絶縁膜２１１が形成されている。分離絶縁膜２１１は、主にシリコン酸化膜からなる絶縁膜であり、リフロー技術などによって平坦化されている。

半導体装置２００は、断面視において高さ方向に位置の異なる金属層を３層備えている。それらの金属層は、最下層の第１の金属層とその上の層の第２金属層は２μｍ未満の厚さで形成され、最上層の第３金属層は２μｍ以上の厚さで形成される。分離絶縁膜２１１上の第１金属層は、ソース配線金属膜２０７ａ、ドレイン配線金属膜２０８ａ、ガードリング金属膜２０９ａを形成している。

分離絶縁膜２１１と第１金属層の上には、図２（ａ）の場合と同様に第１ＴＥＯＳ膜２１２ａ、ＳＯＧ膜２１２ｂ、第２ＴＥＯＳ膜２１２ｃからなる第１の層間絶縁膜２１２が形成されている。第１の層間絶縁膜２１２は、ＳＯＧ膜２１２ｂが第１ＴＥＯＳ膜２１２ａの段差の低い部分に形成されているので、第２金属層の下地絶縁膜となる第２ＴＥＯＳ膜２１２ｃの表面において平坦化されている。

第２ＴＥＯＳ膜２１２ｃ上の第２金属層は、ソース配線金属膜２０７ｂ、ドレイン配線金属膜２０８ｂ、ガードリング金属膜２０９ｂを形成している。

第１の層間絶縁膜２１２と第２金属層の上には、第３ＴＥＯＳ膜２１３ａ、ＳＯＧ膜２１３ｂ、第４ＴＥＯＳ膜２１３ｃからなる第２の層間絶縁膜２１３が形成されている。第２の層間絶縁膜２１３は、第１の層間絶縁膜２１２と同様に、ＳＯＧ膜２１３ｂが第３ＴＥＯＳ膜２１３ａの段差を緩和しているので、第２金属層の下地絶縁膜となる第４ＴＥＯＳ膜２１３ｃの表面において平坦化されている。

第４ＴＥＯＳ膜２１３ｃ上の第３金属層は、微細配線加工を要しないボンディングパッドなどの幅が広い金属膜を形成している（不図示）。この第３金属層は、半導体装置２００上においては除去されている。

第２の層間絶縁膜２１３と第３金属層の上には、シリコン窒化膜やシリコン酸化膜、ポリイミド膜などからなるパッシベーション膜２１５が形成される。半導体装置２００を含めた半導体集積回路装置全体は、ヒューズやボンディングパッドのためのパッシベーション開口部などの一部の領域を除きこのパッシベーション膜２１５によって全体を覆われるため、外部からの異物や水分の浸入が抑制される。

図４（ａ）に示すように、第１金属層からなるガードリング金属膜２０９ａは、ソース配線金属膜２０７ａやドレイン配線金属膜２０８ａなどの周囲の第１金属層からなる金属膜から離れた外周領域２１７に形成されている。そしてガードリング金属膜２０９ａは、直上の第１ＴＥＯＳ膜２１２ａを押し上げ、第１ＴＥＯＳ膜２１２ａにおいて凸部を形成し、さらにその上の第２ＴＥＯＳ膜２１２ｃとの間にＳＯＧ膜２１２ｂが介在することを防いでいる。このガードリング金属膜２０９ａは、半導体素子２０の周囲を囲み、半導体素子２０の内側と外側に形成される第１の層間絶縁膜２１２中のＳＯＧ膜２１２ｂ同士の接触を遮断している。

また、第２金属層からなるガードリング金属膜２０９ｂは、同様に直上の第３ＴＥＯＳ膜２１３ａを押し上げ、第３ＴＥＯＳ膜２１３ａにおいて凸部を形成し、第４ＴＥＯＳ膜２１３ｃとの間にＳＯＧ膜２１３ｂが介在することを防いでいる。このガードリング金属膜２０９ｂは、半導体素子２０の内側と外側に形成される第２の層間絶縁膜２１３中のＳＯＧ膜２１３ｂ同士の接触を遮断している。

すなわち、外周領域２１７内においては、第１の層間絶縁膜２１２、第２の層間絶縁膜２１３のいずれの中にもＳＯＧ膜は存在しない。これにより、半導体集積回路装置の外周から浸入する水分が半導体素子２０の内部に到達することを防いでいる。

一方、図４（ｂ）に示すように、図３における半導体装置２００のＤ−Ｄ’線付近では、第２金属層からなるソース配線金属膜２０７ｂのソース領域２０２から外側への延伸のために、第２金属層のガードリング金属膜２０９ｂに切れ目２１０が形成される。この切れ目２１０に存在するガードリング金属膜２０９ｂとソース配線金属膜２０７ｂとの隙間の間隔Ｓ２０を、第３ＴＥＯＳ膜２１３ａの平坦な領域における厚さであるＳ２１以下の長さとしている。このようにすることで、この切れ目２１０内の隙間を全て第３ＴＥＯＳ膜２１３ａで満たし、隙間の内部におけるＳＯＧ膜の形成を抑制している。そのため、半導体素子２０を囲むガードリング金属膜２０９ｂに切れ目があっても、半導体素子２０の外周領域２１７にＳＯＧ膜２１３ｂが形成されることはなく、半導体素子２０の内側と外側に形成されるＳＯＧ膜２１３ｂ同士が接触することなく遮断されている。一方、第１金属層のガードリング金属膜２０９ａは、切れ目なく半導体素子２０を囲んでいるので、外周領域２１７にＳＯＧ膜２１２ｂが形成されることがないことはいうまでもない。

このように、第１実施形態においては、複数層の金属層及び金属層間のＳＯＧ膜を含む層間絶縁膜が形成される場合において、そのＳＯＧ膜を含む層間絶縁膜の下の金属層で半導体素子の外周領域を囲むガードリング金属膜を形成する。そのため、第１の実施形態の半導体装置において、３層以上の金属層を含む半導体集積回路装置であっても、外周からの水分浸入によるＭＯＳトランジスタの特性変動が抑制される。

図５は、本発明の第２の実施形態に係る半導体装置３００の平面図である。図６は、図５において半導体装置３００をＥ−Ｅ’線に沿って切断した場合の断面図である。

第２の実施形態の半導体装置３００は、ゲート電極３０６と、ソース領域３０２と、ドレイン領域３０３とを有する半導体素子３０を備える。ソース領域３０２及びドレイン領域３０３上には、一端がコンタクトホール３０４を介してソース領域３０２及びドレイン領域３０３にそれぞれ接続されたソース配線金属膜３０７とドレイン配線金属膜３０８が形成されている。ソース配線金属膜３０７及びドレイン配線金属膜３０８の他端は、それぞれソース領域３０２及びドレイン領域３０３から半導体素子３０の外側に向かって延伸し、半導体素子３０以外の半導体素子などに接続される。

半導体素子３０の周囲を切れ目無く囲む、２点鎖線で示される外周領域３１７内には、ガードリング金属膜３０９がソース配線金属膜３０７及びドレイン配線金属膜３０８と同じ金属層で形成される。ガードリング金属膜３０９は、ソース配線金属膜３０７及びドレイン配線金属膜３０８がそれぞれ半導体素子３０の外側に延伸する部分において切れ目３１０を有することは第１の実施形態と同様である。

第２の実施形態においては、半導体素子３０及びガードリング金属膜３０９を含む外周領域３１７上に、最上層カバー金属膜３１４が形成される。最上層カバー金属膜３１４は、複数の金属層の中で２μｍ以上の厚さをもつ最も上の金属層で形成され、平面視において半導体素子３０及びガードリング金属膜３０９を含み、半導体素子３０及びガードリング金属膜３０９を含む外周領域３１７より広い領域に形成される。

図６に示すように、半導体装置３００において、半導体基板３０１の表面に形成されたゲート絶縁膜３０５、ゲート電極３０６、ソース領域３０２、ドレイン領域３０３を有する半導体素子３０の上には、分離絶縁膜３１１が形成されている。分離絶縁膜３１１は、主にシリコン酸化膜からなる絶縁膜であり、リフロー技術などによって表面が平坦化されている。

半導体装置３００は、断面視において高さ方向に位置の異なる金属層を２層備えている。それらの金属層は、異なる厚さを有し、下層の第１の金属層は２μｍ未満の厚さで形成され、上層の第２金属層は２μｍ以上の厚さで形成される。分離絶縁膜３１１上の第１金属層は、ソース配線金属膜３０７、ドレイン配線金属膜３０８、ガードリング金属膜３０９を形成している。

分離絶縁膜３１１と第１金属層の上には、第１ＴＥＯＳ膜３１２ａ、ＳＯＧ膜３１２ｂ、第２ＴＥＯＳ膜３１２ｃからなる層間絶縁膜３１２が形成されている。第１ＴＥＯＳ膜３１２ａは、分離絶縁膜３１１上の第１金属配線層などを段差を伴いながら被覆する。ＳＯＧ膜３１２ｂは、第１ＴＥＯＳ膜３１２ａの段差の低い部分に形成されて第１ＴＥＯＳ膜３１２ａの段差を緩和し、その表面を平坦化させる。第２ＴＥＯＳ膜３１２ｃは、第１ＴＥＯＳ膜３１２ａとＳＯＧ膜３１２ｂ上に形成され、表面が平坦化された第２金属層の下地絶縁膜となることは第１の実施形態と同様である。

第２ＴＥＯＳ膜３１２ｃ上の第２金属層は、微細配線加工を要しないボンディングパッドなどの幅が広い金属膜を形成している（不図示）。第２の実施形態においては、第２金属層からなる最上層カバー金属膜３１４が、半導体素子３０とガードリング金属膜３０９を含む外周領域３１７の上に形成されている。

層間絶縁膜３１２と第２金属層の上には、シリコン窒化膜やシリコン酸化膜、ポリイミド膜などからなるパッシベーション膜３１５が形成される。第２の実施形態においても半導体装置３００を含めた半導体集積回路装置全体は、ヒューズやボンディングパッドのためのパッシベーション開口部などの一部の領域を除きこのパッシベーション膜３１５によって全体を覆われるため、外部からの異物や水分の浸入が抑制される。

第２の実施形態における最上層カバー金属膜３１４は、実装時における装置との接触や半導体装置を覆う封止樹脂の中に存在するシリカフィラー等との接触でランダムに発生する、パッシベーション膜３１５のクラックによる影響を低減する。通常このような外部応力などによりパッシベーション膜３１５の上面にクラックが入った場合、最上層カバー金属膜３１４がなければ、外部からの水分の浸入は第２ＴＥＯＳ膜３１２ｃによってその浸入速度が抑制される。

しかし、パッシベーション膜３１５にクラックを引き起こした外部応力が第２ＴＥＯＳ膜３１２ｃにおいても損傷を引き起こした場合に、ＳＯＧ膜３１２ｂなどを通じて浸入した水分が半導体素子３０のゲート絶縁膜に到達しやすくなる。２μｍ以上の厚さがある最上層カバー金属膜３１４は、その下層の第２ＴＥＯＳ膜３１２ｃを保護し、水分の浸入を抑制することに対し効果的である。

それに加え、最上層カバー金属膜３１４は、パッシベーション膜３１５に含まれる水素イオンの浸入を妨げ、半導体素子３０への拡散を防止する。最上層カバー金属膜３１４が無い場合、パッシベーション膜３１５中の水素イオンは、パッシベーション膜３１５形成後にシンタリングなどの熱処理を施すと、酸化膜中を拡散し、半導体素子３０のゲート絶縁膜３０５と半導体基板３０１の界面におけるＮＢＴＩ現象を促進する。ＮＢＴＩ現象が発生する原因は、ゲート絶縁膜３０５と半導体基板３０１の界面の結合を担っている水素が、外部から浸入する水素イオンと結合するために脱離し、閾値電圧に影響する固定電荷となる水素の抜け穴を発生させるためと考えられている。外部からの水分の浸入によるＮＢＴＩの促進も、水に含まれる水素が関与するという点で、同様である。ＮＢＴＩに代表されるこのような現象は、ＰチャネルＭＯＳトランジスタだけでなく半導体基板の界面の状態に敏感な全ての半導体素子の特性変動を発生させる恐れがある。

このように、第２の実施形態の半導体装置３００は、半導体集積回路装置の外周から半導体素子３０への水分の浸入を、ガードリング金属膜３０９によって抑制するという、第１の実施形態の効果に加え、半導体素子３０の上からの水分や水素イオンの浸入を、最上層カバー金属膜３１４によって抑制するという機能を併せ持つ。そのため、第２の実施形態は、第１の実施形態よりもＭＯＳトランジスタの特性変動に対する抑制効果が高い。

図７は、本発明の第３の実施形態に係る半導体装置４００の平面図である。図８は、図７において半導体装置４００をＦ−Ｆ’線に沿って切断した場合の断面図である。

第３の実施形態の半導体装置４００は、ゲート電極４０６と、ソース領域４０２と、ドレイン領域４０３とを有する半導体素子４０を備える。ソース領域４０２及びドレイン領域４０３上には、一端がコンタクトホール４０４を介してソース領域４０２及びドレイン領域４０３にそれぞれ接続されたソース配線金属膜４０７とドレイン配線金属膜４０８が形成されている。ソース配線金属膜４０７及びドレイン配線金属膜４０８の他端は、それぞれソース領域４０２及びドレイン領域４０３から半導体素子４０の外側に向かって延伸し、半導体素子４０以外の半導体素子などに接続される。

半導体素子４０を囲む、２点鎖線で示される外周領域４１７には、ガードリング金属膜４０９が、ソース配線金属膜４０７及びドレイン配線金属膜４０８と同じ金属層で形成される。ガードリング金属膜４０９は、ソース配線金属膜４０７及びドレイン配線金属膜４０８がそれぞれ半導体素子４０の外側に延伸する部分において切れ目４１０を有している。また、ガードリング金属膜４０９の切れ目４１０はその中を通って延伸するソース配線金属膜４０７及びドレイン配線金属膜４０８との間に所定の間隔の隙間を保っていることは第１、第２の実施形態と同様である。

さらに、第３の実施形態のガードリング金属膜４０９は、外周領域４１７で囲まれた内側の領域の、ソース配線金属膜４０７及びドレイン配線金属膜４０８が形成されていない領域にも延伸して形成されている。そして、ガードリング金属膜４０９は、ソース配線金属膜４０７及びドレイン配線金属膜４０８と対向する領域に所定の間隔の隙間を維持しながら、半導体素子４０全体を覆っている。この隙間に形成された絶縁膜の中にはＳＯＧ膜は含まれない。

第３の実施形態においては、第２の実施形態と同様に、半導体素子４０とガードリング金属膜４０９の上に、最上層カバー金属膜４１４が形成される。最上層カバー金属膜４１４は、複数の金属層の中で２μｍ以上の厚さをもつ最も上の金属層で形成され、平面視において半導体素子４０及びガードリング金属膜４０９を含み、半導体素子４０及びガードリング金属膜４０９より広い領域に形成される。

図８に示すように、半導体装置４００において、半導体基板４０１の表面に形成されたゲート絶縁膜４０５、ゲート電極４０６、ソース領域４０２、ドレイン領域４０３を有する半導体素子４０の上には、表面が平坦化された分離絶縁膜４１１が形成されている。半導体装置４００は、断面視において高さ方向の位置と厚さが異なる金属層を２層備え、下層の第１の金属層は２μｍ未満の厚さで形成され、上層の第２金属層は２μｍ以上の厚さで形成される。分離絶縁膜４１１上の第１金属層は、ソース配線金属膜４０７、ドレイン配線金属膜４０８、ガードリング金属膜４０９を形成している。

分離絶縁膜４１１と第１金属層の上には、第１ＴＥＯＳ膜４１２ａ、ＳＯＧ膜４１２ｂ、第２ＴＥＯＳ膜４１２ｃからなる層間絶縁膜４１２が形成されている。ＳＯＧ膜４１２ｂは、ガードリング金属膜４０９が形成されている領域の外側の領域において、第１ＴＥＯＳ膜４１２ａの段差の低い部分に形成されてその段差を緩和する。半導体素子４０を囲む外周領域４１７及び外周領域４１７で囲まれた内側の領域においては、ガードリング金属膜４０９、ソース配線金属膜４０７、ドレイン配線金属膜４０８が、それらの対向する領域に所定の間隔の隙間を介して敷き詰められている。この隙間の間隔Ｓ４０は、第１ＴＥＯＳ膜４１２ａの平坦な領域における厚さＳ４１以下の長さとしている。このような長さとすることで、隙間を全て第１ＴＥＯＳ膜４１２ａで満たし、隙間の内部におけるＳＯＧ膜の形成を抑制する。そのため、外周領域４１７及び外周領域４１７で囲まれた内側の領域においては、ＳＯＧ膜４１２ｂは存在しない。

第２ＴＥＯＳ膜４１２ｃ上の第２金属層は、微細配線加工を要しないボンディングパッドなどの幅が広い金属膜を形成している（不図示）。第３の実施形態においては、第２の実施形態と同様に第２金属層からなる最上層カバー金属膜４１４が、半導体素子４０とガードリング金属膜４０９を含む外周領域４１７の上に形成されている。

層間絶縁膜４１２と第２金属層の上には、シリコン窒化膜やシリコン酸化膜、ポリイミド膜などからなるパッシベーション膜４１５が形成される。第３の実施形態においても半導体装置４００を含めた半導体集積回路装置全体は、ヒューズやボンディングパッドのためのパッシベーション開口部などの一部の領域を除きこのパッシベーション膜４１５によって全体を覆われるため、外部からの異物や水分の浸入が抑制される。

半導体装置４００は、第１の実施形態と同様に、半導体集積回路装置の外周から半導体素子４０への水分の浸入を、ガードリング金属膜４０９によって抑制する。また、第２の実施形態と同様に半導体素子４０の上からの水分や水素イオンの浸入を、最上層カバー金属膜４１４によって抑制する。さらに、第３の実施形態においては、半導体素子４０の外側もしくは上のパッシベーション膜４１５にクラックが入り、水分がガードリング金属膜４０９もしくは最上層カバー金属膜４１４を越えて半導体素子４０近傍に浸入してきたとしても、ＳＯＧ膜４１２ｂが除去されているので、ゲート絶縁膜４０５への浸入速度が抑制される。そのため、第３の実施形態は、第１、第２の実施形態よりもＭＯＳトランジスタの特性変動に対する抑制効果が高い。

本発明は、以上の実施形態に限定されるものではなく、本発明の効果を奏する範囲で適宜変更もしくは組み合わせて実施することが可能であることは言うまでもない。
例えば、以上の実施形態においては、１つのＭＯＳトランジスタに対し１つのガードリング金属膜や最上層カバー金属膜を設置していたが、特性変動の抑制が必要な複数のＭＯＳトランジスタに対して１つのガードリング金属膜や最上層カバー金属膜を設置しても構わない。

図９は、ソース領域５０２、ドレイン領域５０３、ゲート電極５０６を有する２つの半導体素子５０に対し、その外周領域５１７にガードリング金属膜５０９を配置し、その上に最上層カバー金属膜５１４を設置した半導体装置５００の平面図である。コンタクトホール５０４を介してそれぞれソース領域５０２、ドレイン領域５０３に接続されたソース配線金属膜５０７とドレイン配線金属膜５０８が半導体素子５０の外側に延伸する領域において、ガードリング金属膜５０９に切れ目５１０が形成されることはこれまでの実施形態と同様である。複数の半導体素子５０に対してガードリング金属膜５０９と最上層カバー金属膜５１４を１つ設置することは、１つ１つの半導体素子に設置するよりも半導体集積回路装置全体の面積縮小に効果がある。

さらに、このようなガードリング金属膜や最上層カバー金属膜を設置する複数のＭＯＳトランジスタをどのように選ぶかは任意に決められる。例えば、差動増幅回路において高いペア精度が求められる２入力のペアトランジスタに本発明を適用することは、オフセット電圧の不一致を防止し、高精度化する上で有効である。また、ＮＢＴＩ現象に対する影響が顕著な半導体素子対してまとめて本発明を適用することで、半導体集積回路装置全体の面積の増大を抑制しながら、高い長期信頼性を得ることができる。

また、本発明については、上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、第１から第３の実施形態は、例として２層の金属層を有する半導体装置を中心に説明されたが、第１の実施形態の変形例で説明したように、それぞれ３層の金属層へ適用することは容易であり、さらに４層以上の金属層へ適用することも可能である。

また、これまで特性変動を抑制する対象をＰチャネルＭＯＳトランジスタなどの半導体素子としてきたが、この半導体素子は、ＮチャネルＭＯＳトランジスタであっても構わない。その場合、本発明の実施形態を適用することでＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）現象を抑制することが出来る。さらに、絶縁ゲートバイポーラトランジスタなどの他の半導体素子やフローティングゲートを備えたメモリ素子などの特殊な構造の半導体素子あっても、本発明の実施形態を採用することにより、同様の効果を得ることができる。すなわち、水分浸入により半導体表面の界面状態に変化が発生することで特性変動が発生する全ての半導体素子に対し本発明が有効である。

１０、２０、３０、４０、５０ 半導体素子
１０１、２０１、３０１、４０１ 半導体基板
１０２、２０２、３０２、４０２、５０２ ソース領域
１０３、２０３、３０３、４０３、５０３ ドレイン領域
１０４、２０４ａ、３０４，４０４、５０４ コンタクトホール
２０４ｂ ビアホール
１０５、２０５、３０５、４０５ ゲート絶縁膜
１０６、２０６、３０６、４０６、５０６ ゲート電極
１０７、２０７ａ、２０７ｂ、３０７、４０７、５０７ ソース配線金属膜
１０８、２０８ａ，２０８ｂ、３０８、４０８、５０８ ドレイン配線金属膜
１０９、２０９ａ、２０９ｂ、３０９、４０９、５０９ ガードリング金属膜
１１０、２１０、３１０、４１０、５１０ 切れ目
１１１、２１１、３１１、４１１ 分離絶縁膜
１１２、２１２、２１３、３１２、４１２、６１２ 層間絶縁膜
１１２ａ、２１２ａ、３１２ａ、４１２ａ 第１ＴＥＯＳ膜
１１２ｂ、２１２ｂ、２１３ｂ、３１２ｂ、４１２ｂ ＳＯＧ膜
１１２ｃ、２１２ｃ、３１２ｃ、４１２ｃ 第２ＴＥＯＳ膜
１１５、２１５、３１５、４１５、６１５ パッシベーション膜
１１７、２１７、３１７、４１７、５１７ 外周領域
２１３ａ 第３ＴＥＯＳ膜
２１３ｃ 第４ＴＥＯＳ膜
３１４、４１４、５１４ 最上層カバー金属膜
６１６ ボンディングパッド
６１８ クラック

Claims (4)

1. 半導体基板に形成された半導体素子と、
   前記半導体素子の上に形成された第１の絶縁膜と、
   前記第１の絶縁膜の上に形成された第１の金属層と、
   前記第１の絶縁膜及び前記第１の金属層の上に形成された、少なくとも一部にＳＯＧ膜を含む第２の絶縁膜と、
   前記第２の絶縁膜の上に形成されたパッシベーション膜と、
   を有する半導体装置であって、
   平面視において前記半導体素子を切れ目無く囲む外周領域に前記第１の金属層で形成されたガードリング金属膜を有し、
   前記外周領域の前記第２の絶縁膜の中にＳＯＧ膜を含まないことを特徴とする半導体装置。
2. 前記第１の金属層は、前記半導体素子に接続された配線金属膜および前記ガードリング金属膜を含み、
   前記ガードリング金属膜は、前記配線金属膜が前記半導体素子から外側に延伸する領域に切れ目を有し、
   前記切れ目に形成された前記第２の絶縁膜の中にＳＯＧ膜を含まないことを特徴とする請求項１に記載の半導体装置。
3. 平面視において前記外周領域及び前記外周領域で囲まれた内側の領域に前記第１の金属層で形成されたガードリング金属膜を有し、
   前記ガードリング金属膜と前記配線金属膜とが対向する隙間の領域に形成された前記第２の絶縁膜の中にＳＯＧ膜を含まないことを特徴とする請求項２に記載の半導体装置。
4. 前記半導体素子及び前記ガードリング金属膜上であって、
   平面視において前記半導体素子及び前記ガードリング金属膜を含み、前記半導体素子及び前記ガードリング金属膜より広い領域に、第２の金属膜が形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。

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