KR20110033785A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

반도체 집적 회로 장치 및 그 제조 방법 Download PDF

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Abstract

(과제)레이저 트리밍 가공을 행하는 퓨즈 소자를 가지는 반도체 집적 회로 장치의 신뢰성을 향상시킨다.
(해결 수단)서로 이웃하는 퓨즈 소자에 접속하는 제1층째의 알루미늄 배선간의 스페이스폭을 제1층째의 금속간 절연막의 측벽 두께의 2배 미만으로 함으로써, 흡습성의 SOG의 노출을 방지한다. 또, 제1층째의 알루미늄 배선 측면에 사이드 스페이서를 설치함으로써 한층 더 신뢰성 향상을 도모한다.

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 퓨즈 소자를 가지는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
볼티지 레귤레이터나 볼티지 디텍터는, 아날로그 처리 회로나 로직 회로, 용량, 또한 블리더 저항 등으로 구성되고, 블리더 저항부에는, 검사 공정에서 원하는 전압으로 조정할 수 있도록, 저항 선택용의 퓨즈 소자가 설치되어 있다.
그러한 반도체 집적 회로 장치의 일종래예를 도 5 및 도 6에 나타내고 있다. 도 5는 퓨즈 소자의 평면도이며, 도 6은 도 5의 A-A에 따른 단면도이다. 도 6에 나타내는 바와 같이, 퓨즈 소자는, 소자 분리 절연막(401) 상에 MOSFET의 게이트 전극과 동일한 도전재, 즉 불순물이 도프된 다결정 Si막과 WSix막으로 이루어지는 폴리사이드막(402)(도 5의 부호 302에 상당)으로 형성된다.
폴리사이드막(402)은, 층간 절연막(403)과 평탄화막인 BPSG막(404)에 덮여 있고, 폴리사이드막(402)의 양단부 근방에 이르는 컨택트 구멍(405)(도 5의 부호 305에 상당)이 BPSG막(404)과 층간 절연막(403)에 개구되어 있다. BPSG막(404) 상에는, 제1층째의 알루미늄막(406)(도 5의 부호 306에 상당)으로 이루어지는 배선이, 콘택트 구멍(405)을 통해 폴리사이드막(402)에 접촉하도록 패터닝되어 있다. 알루미늄막(406)은, TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 제1층째의 금속간 절연막(407)에 덮여 있다.
도시되어 있지는 않지만, 이 일종래예에서는, 제1층째의 알루미늄막(406) 외에 제2층째의 알루미늄막도 이용되고 있다. 이 때문에, 이들 알루미늄막 사이의 평탄화막으로서, SOG막(408)이, 회전 도포, 큐어링 및 그 후의 에치백에 의해 제1층째의 금속간 절연막(407) 상에 형성되어 있다. SOG막(408)은, TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 제2층째의 금속간 절연막(409)에 덮여 있다. 제2층째의 금속간 절연막(409)은 플라즈마 CVD법으로 형성된 오버코트막인 SiN막(410)에 덮여 있다.
또, 폴리사이드막(402) 상에는, 퓨즈 소자인 이 폴리사이드막(402)을 레이저광으로 절단하기 위한 개구 영역(311)이 설치되어 있다. 개구 영역(311)은, 알루미늄 패드(도시생략) 상의 SiN막(410)을 에칭할 때의 마스크를 이용하여 동시에 에칭된 것이지만, 오버에칭때문에, 제2층째의 금속간 절연막(409)까지 달하고 있다.
특허 문헌 1은, 이러한 구조에 더하여 또한, SiN막 등에 크랙 혹은 박리가 생기는 것을 막는 구조를 제시하고 있다.
특허 문헌 2는, 퓨즈 소자의 주위에 가드링층을 설치하고, 이물 혹은 수분의 침입을 방지하는 구조를 제시하고 있다.
[특허 문헌 1] 일본국 특허공개평05-021605호 공보 [특허 문헌 2] 일본국 특허공개평07-022508호 공보
볼티지 레귤레이터나 볼티지 디텍터에서는, 소자 형성 후에 웨이퍼의 상태로 동작 체크가 행해지고, 그 때에 원하는 전압을 출력할 수 있도록, 원하는 전압에 대응하는 저항의 퓨즈 소자가 절단된다.
그 때문에, 도 5 및 도 6으로부터도 분명하듯이, 퓨즈 소자의 트리밍 가공을 위한 개구 영역(311)의 내측면, 특별히 서로 이웃하는 퓨즈 소자에 접속되는 알루미늄 배선간에 SOG막(408)이 노출되지만, SOG막(408)은, 물을 흡수하기 쉽다는 성질이 있다. 이 때문에, 외부로부터 침입한 물 혹은 수분이 SOG막(408)을 경로로 하여, 반도체 집적 회로의 내부 소자에 혼입하고, 반도체 집적 회로 장치의 신뢰성 불량의 원인으로 되어 있었다.
본 발명은, 이와 같은 문제를 고려하여 이루어진 것으로, 다층 배선의 금속간 절연막 구조를 개량하여, 개구 영역(311)의 내측면, 특별히 서로 이웃하는 퓨즈 소자의 알루미늄 배선간의 개구 영역(311)의 내측면에 노출된 SOG막(408)을 분단하고, 반도체 집적 회로의 내부 소자로의 수분 침입을 막음으로써 신뢰성 향상을 도모한 반도체 집적 회로 장치를 제공하는 것을 목적으로 하고 있다.
본 발명은 상기 과제를 해결하기 위해서, 이하와 같은 수단을 이용했다.
우선, 반도체 기판 상에 소자 분리 절연막을 설치하고, 소자 분리 절연막 상에 퓨즈 소자를 설치하고, 퓨즈 소자 상에 절연막을 설치하고, 절연막에 접속 구멍을 통해 퓨즈 소자에 접속되는 제1 배선층을 설치하고, 제1 배선층과 상방의 제2 배선층의 사이에 제1 금속간 절연막과 SOG와 제2 금속간 절연막을 설치한 반도체 집적 회로 장치에 있어서, 서로 이웃하는 상기 퓨즈 소자에 접속되는 제1 배선층간의 스페이스폭을 상기 제1 금속간 절연막의 측벽 두께의 2배 미만으로 하는 것을 특징으로 하는 반도체 집적 회로 장치로 했다.
또, 제1 배선층의 측면에 사이드 스페이서를 가지며, 제1 배선층과 상기 사이드 스페이서를 덮도록 제1 금속간 절연막을 설치한 것을 특징으로 하는 반도체 집적 회로 장치로 했다.
또, 사이드 스페이서는, 실리콘 산화막 혹은 인규산 유리(PSG)막 혹은 실리콘 질화막인 것을 특징으로 하는 반도체 집적 회로 장치로 했다.
그리고, 반도체 기판 상에 소자 분리 절연막을 설치하고, 소자 분리 절연막 상에 퓨즈 소자를 설치하고, 퓨즈 소자 상에 절연막을 설치하고, 절연막에 접속 구멍을 통해 퓨즈 소자에 접속되는 제1 배선층을 설치하고, 제1 배선층과 상방의 제2 배선층의 사이에 제1 금속간 절연막과 SOG와 제2 금속간 절연막을 설치한 반도체 집적 회로 장치의 제조 방법에 있어서, 제1 배선층의 측면에 사이드 스페이서를 형성하는 공정과, 제1 배선층 및 상기 사이드 스페이서를 덮도록 제1 금속간 절연막을 형성하는 공정과, 퓨즈 소자 상방의 보호막에 개구 영역을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법으로 했다.
본 발명의 반도체 집적 장치에서는, 서로 이웃하는 퓨즈 소자의 알루미늄 배선간의 폭을 제1층째의 금속간 절연막의 측벽 두께의 2배 미만으로 한다. 혹은 퓨즈 소자에 접속되는 배선층 측면에 사이드 스페이서를 설치함으로써, 알루미늄 배선간에 SOG막이 남는 스페이스가 없어지고, SOG막은 인프로세스 중에서 제거되고, 서로 이웃하는 퓨즈 소자의 알루미늄 배선간에서 SOG막은 중단된다. 이 때문에, SOG막으로부터 흡수된 수분은, SOG막의 중단된 부분에 있어서 제지되고, 반도체 집적 회로의 내부 소자로 수분이 진입하지 않기 때문에, 반도체 집적 회로의 신뢰성을 향상할 수 있다.
도 1은 본 발명의 실시예 1의 반도체 집적 회로 장치의 모식 단면도이다.
도 2는 본 발명의 실시예 1의 보충 설명도
도 3은 본 발명의 실시예 2의 반도체 집적 회로 장치의 모식 단면도이다.
도 4는 본 발명의 실시예 2의 보충 설명도
도 5는 종래의 반도체 집적 회로 장치의 모식 평면도이다.
도 6은 도 5의 종래의 반도체 집적 회로 장치의 A-A의 모식 단면도이다
이하에 이 발명의 실시의 형태를 도면에 기초하여 설명한다.
실시예 1에 대해서 도 1을 바탕으로 설명한다. 도 1은, 다층 배선의 층간 절연막 구조를 개량하여, 신뢰성 향상을 도모한 본 발명의 반도체 집적 회로 장치의 모식 단면도이다.
도 1에 나타내는 바와 같이, 퓨즈 소자는, 반도체 기판 상에 형성된 소자 분리 절연막(101) 상에 MOSFET의 게이트 전극과 동일한 도전재, 즉 불순물을 도프된 다결정 Si막과 WSix막으로 이루어지는 폴리사이드막(102)으로 형성된다. 폴리사이드막(102)은, 층간 절연막(103)과 평탄화막인 BPSG막(104)에 덮여 있고, 폴리사이드막(102)의 양단부 근방에 이르는 콘택트 구멍(105)이 BPSG막(104)과 층간 절연막(103)에 개구되어 있다. BPSG막(104) 상에, 제1층째의 알루미늄막(106)으로 이루어지는 배선이, 콘택트 구멍(105)을 통해 폴리사이드막(102)에 접촉하도록 패터닝된다. 알루미늄막(106)은, TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 제1층째의 금속간 절연막(107)에 덮인다. 제1층째의 금속간 절연막(107)의 표면에는 SOG막의 회전 도포, 큐어링, 에치백이 실시되지만, 이 결과 SOG막은 남지않고 제1층째의 금속간 절연막(107)의 표면이 노출되어 평탄화된 상태가 된다. 제1층째의 금속간 절연막(107) 상에는 TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 제2층째의 금속간 절연막(109)이 형성되고, 그 위에(도시 생략) 제2층째의 알루미늄막을 설치한다. 또한, 제2층째의 알루미늄막 및 제2층째의 금속간 절연막(109)을 덮도록 플라즈마 CVD법으로 보호막인 SiN막(110)을 형성한다. 그리고, 알루미늄 패드나 트리밍 가공을 위한 개구 영역을 보호막 SiN막(110)에 설치하다.
이 구조에 있어서, 서로 이웃하는 퓨즈 소자에 접속하는 알루미늄 배선(106)간의 스페이스폭 B를, TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 제1층째의 금속간 절연막(107)의 측벽 두께의 2배 미만으로 함으로써, 배선층간의 형상이 고애스펙트비를 가지게 되고, SOG막이 들어갈 간극이 없어진다. 그 결과, 인프로세스중인 평탄화 기술인 에치백 공정에 의해 SOG막은 완전하게 제거되고, 서로 이웃하는 퓨즈 소자의 알루미늄 배선간에서 SOG막은 중단된다. 이 때문에, 반도체 집적 회로 장치의 내부 소자로 수분이 진입하지 않기 때문에, 반도체 집적 회로 장치의 신뢰성을 향상할 수 있다. 또한, 알루미늄 배선간의 스페이스에 SOG를 존재시키지 않도록 배선간을 제1층째의 금속간 절연막으로 매입(埋入)하는 영역은 퓨즈 소자의 트리밍 가공을 위한 개구 영역의 내측면에 노출되는 영역으로서, 개구 영역의 내측면에 노출되지 않는 영역에 있어서는 알루미늄 배선간의 스페이스에 SOG가 있어도 상관없다.
여기서, 상술의 측벽 두께의 정의에 대해서 도 2를 이용하여 설명한다. 도 2는 실시예 1의 보충 설명도이며, 도 2(a)는 제1층째의 알루미늄 배선(106)간의 스페이스폭 B가 넓은 경우에서의 제1층째의 금속간 절연막 퇴적 후의 도면이다. 알루미늄 배선(106) 상에 제1층째의 금속간 절연막(107)을 CVD법으로 퇴적하면, 알루미늄 배선(106)의 상면 및 측면에 제1층째의 금속간 절연막(107)이 피착한다. 여기에서는 제1층째의 금속간 절연막을 SiO2막으로 한다. 이 때, 알루미늄 배선 상면에 있어서의 SiO2막의 막두께와 측면에 있어서의 막두께는 다르고, 일반적으로 상면의 막두께보다도 측면의 막두께는 얇아지는 경향이 있다. 또, 도면에 나타내는 바와 같이 알루미늄 배선(106)의 측면의 SiO2막 막두께는, 그 상하 위치에 의해서도 막두께는 변화한다. 상술의 측벽 두께란 알루미늄 배선(106) 상면과 같은 높이 위치의 SiO2막의 측면 막두께로서, 도면의 부호 C로 표현된다.
도 2(b)와 같이 알루미늄 배선(106)간의 스페이스폭 B를 좁게 하여 제1층째의 금속간 절연막(107)의 측벽 두께의 2배 미만으로 하면 배선간은 SiO2막으로 매입되고, 나중에 도포되는 SOG막은 알루미늄 배선(106)간의 스페이스에 들어갈 수 없게 된다. SOG막 도포 및 큐어링을 거친 후, 알루미늄 배선(106)간의 스페이스 상방에 있는 SOG막을 제거하도록 에치백함으로써 양호한 평탄성을 얻을 수 있다.
이상과 같이 하여 형성된 본 발명의 반도체 집적 회로 장치에서는, 알루미늄 배선간의 스페이스에 흡습성의 SOG막이 없기 때문에, 개구 영역으로부터 내부 소자로의 수분의 침입이 방지되고, 반도체 집적 회로의 신뢰성을 향상할 수 있다.
다음에, 실시예 2에 대해서 도 3을 바탕으로 설명한다. 도 3의 구조도 도 1과 같이, 다층 배선의 층간 절연막 구조를 개량하여, 신뢰성 향상을 도모한 본 발명의 반도체 집적 회로 장치의 모식 단면도이다.
실시예 2에서는, BPSG막(204) 상에, 제1층째의 알루미늄막(207)으로 이루어지는 배선이, 콘택트 구멍(206)을 통해 폴리사이드막(202)에 접촉하도록 패터닝된 후에, TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 SiO2막 혹은 인규산 유리(PSG)막 또는 SiN막으로 덮고, 알루미늄막(206)을 에치스톱퍼로 한 에치백에 의해 알루미늄 배선층단에 사이드 스페이서(212)를 형성한다. 다음에, 제1층째의 알루미늄막(206)과 사이드 스페이서(212)와 BPSG막(204)을 덮도록 제1층째의 금속간 절연막(207)을 설치한다. 그리고, 제1층째의 금속간 절연막(207)의 표면에는 SOG막의 회전 도포, 큐어링, 에치백이 실시되지만, 이 때 SOG막은 남지않고 제1층째의 금속간 절연막(207)의 표면이 노출되어 평탄화된 상태가 된다. 제1층째의 금속간 절연막(207) 상에는 TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 제2층째의 금속간 절연막(209)이 형성되고, 그 위에(도시 생략) 제2층째의 알루미늄막을 설치한다. 또한, 제2층째의 알루미늄막 및 제2층째의 금속간 절연막(109)을 덮도록 플라즈마 CVD법으로 보호막인 SiN막(210)을 형성한다. 그리고, 알루미늄 패드나 트리밍 가공을 위한 개구 영역을 보호막 SiN막(210)에 설치하다.
이 구조에 있어서, 서로 이웃하는 퓨즈 소자에 접속하는 알루미늄 배선(206)간의 스페이스폭 D를, TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 제1층째의 금속간 절연막(207)의 측벽 두께의 2배 미만으로 함으로써, 배선층간의 형상이 고애스펙트비를 가지게 되고, SOG막이 들어갈 간극이 없어진다. 그 결과, 인프로세스 중의 평탄화 기술인 에치백 공정에 의해 SOG막은 완전하게 제거되고, 서로 이웃하는 퓨즈 소자의 알루미늄 배선간에서 SOG막은 중단된다. 이 때문에, 반도체 집적 회로 장치의 내부 소자로 수분이 진입하지 않기 때문에, 반도체 집적 회로 장치의 신뢰성을 향상할 수 있다. 또한, 알루미늄 배선간의 스페이스에 SOG를 존재시키지 않도록 배선간을 제1층째의 금속간 절연막으로 매입하는 영역은 퓨즈 소자의 트리밍 가공을 위한 개구 영역의 내측면에 노출되는 영역이며, 개구 영역의 내측면에 노출되지 않는 영역에 있어서는 알루미늄 배선간의 스페이스에 SOG가 있어도 상관없다.
여기서, 도 4를 이용하여 실시예 2의 보충 설명을 행한다. 도 4는 실시예 2의 보충 설명도이며, 제1층째의 알루미늄 배선(206)간의 스페이스폭 D가 넓은 경우에서의 제1층째의 금속간 절연막 퇴적 후의 도면이다. 제1층째의 알루미늄 배선(206)의 측면에는 사이드 스페이서(212)가 형성되고, 사이드 스페이서(212) 및 제1층째의 알루미늄 배선(206)을 덮도록 제1층째의 금속간 절연막(207)이 퇴적하고, 이 때의 제1층째의 금속간 절연막의 측벽 두께 E는, 도 2(a)에 나타낸 제1층째의 금속간 절연막의 측벽 두께 C에 비해 커져 있다. 이것은 사이드 스페이서(212)가 받침으로 되어 있기 때문이다.
이상과 같은 구성으로 함으로써 실시예 1에 나타낸 반도체 집적 회로 장치에 비해 제1층째의 알루미늄 배선간의 스페이스폭을 넓게 하는 것이 가능해진다. 또, 제1층째의 알루미늄 배선간의 스페이스에 매입된 제1층째의 금속간 절연막 내에 미소한 보이드(空孔)를 발생시킬 염려도 없어지고, 보다 신뢰성이 높은 반도체 집적 회로 장치로 할 수 있다.
101, 201, 401:소자 분리 절연막
102, 202, 302, 402:폴리사이드막(퓨즈 소자)
103, 203, 403:층간 절연막
104, 204, 404:BPSG막
105, 205, 305, 405:콘택트 구멍
106, 206, 306, 406:제1층째의 알루미늄막(배선층)
107, 207, 407:제1층째의 금속간 절연막
408:SOG막
109, 209, 409:제2층째의 금속간 절연막
110, 210, 410:SiN막(보호막)
311:개구 영역
212:사이드 스페이서
B, D:스페이스폭
C, E:측벽 두께

Claims (4)

  1. 반도체 기판 상에 배치된 소자 분리 절연막과,
    상기 소자 분리 절연막 상에 배치된 퓨즈 소자와,
    상기 퓨즈 소자 상에 배치된 절연막과,
    상기 절연막에 설치된 접속 구멍을 통해 상기 퓨즈 소자에 접속되는 제1 배선층과,
    상기 제1 배선층과 그 상방에 배치된 제2 배선층의 사이에, 제1 금속간 절연막 및 SOG 및 제2 금속간 절연막을 설치한 반도체 집적 회로 장치로서,
    서로 이웃하는 상기 퓨즈 소자에 접속되는 상기 제1 배선층간의 스페이스폭을 상기 제1 금속간 절연막의 측벽 두께의 2배 미만으로 하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 청구항 1에 있어서,
    상기 제1 배선층의 측면에 사이드 스페이서를 가지며, 상기 제1 배선층과 상기 사이드 스페이서를 덮도록 상기 제1 금속간 절연막을 설치한 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 청구항 2에 있어서,
    상기 사이드 스페이서는, 실리콘 산화막 혹은 인규산 유리(PSG)막 혹은 실리콘 질화막인 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 반도체 기판 상에 소자 분리 절연막을 설치하는 공정과,
    상기 소자 분리 절연막 상에 퓨즈 소자를 설치하는 공정과,
    상기 퓨즈 소자 상에 절연막을 설치하는 공정과,
    상기 절연막에 접속 구멍을 통해 상기 퓨즈 소자에 접속되는 제1 배선층을, 서로 이웃하는 상기 퓨즈 소자에 접속되는 상기 제1 배선층간의 스페이스폭을 상기 절연막의 측벽 두께의 2배 미만이 되도록 설치하는 공정과
    상기 제1 배선층의 측면에 사이드 스페이서를 형성하는 공정과
    상기 제1 배선층 및 상기 사이드 스페이서를 덮도록 상기 제1 금속간 절연막을 형성하는 공정과,
    상기 제1 배선층과 상방의 제2 배선층의 사이에 제1 금속간 절연막 및 SOG 및 제2 금속간 절연막을 설치하는 공정과,
    상기 퓨즈 소자 상방의 보호막에 개구 영역을 형성하는 공정을 가지는 반도체 집적 회로 장치의 제조 방법.
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