JP2010118427A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】製造安定性に優れ、接触抵抗の低減を図ることができる半導体装置およびこの半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、上層配線１２と、下層配線１１と、上層配線１２および下層配線１１間に配置された絶縁層２２〜２４と、絶縁層２２〜２４中に形成されて上層配線１２および下層配線１１を接続する接続部１３と、絶縁層２４中に配置されて、接続部１３に接続される導電層を有する素子１４とを有する。接続部１３は、下層配線１１上および素子１４の前記導電層の端部上にわたって配置され、接続部１３は、下層配線１１上面、素子１４の導電層の端部の上面および側面に接触している。
【選択図】図１
Description
本発明は半導体装置および半導体装置の製造方法に関する。
従来、半導体装置の上層配線と、下層配線との間の絶縁層中には、様々な素子が配置される。
素子としては、ヒューズ素子やＭＩＭキャパシタ等があげられる。
これらの素子は、絶縁層中のビアに接続され、このビアを介して、上層配線、下層配線に接続されている（たとえば、特許文献１，２参照）。
より詳細に説明すると、図４に示すように、素子（ここでは、ヒューズ素子）９００中をビア９０１が貫通し、ビア９０１の側面に素子９００が接触する構造となっている。そして、ビア９０１の上端部は上層配線９０２に接続され、ビア９０１の下端部は下層配線９０３に接続される。
なお、符号９０４〜９０６は絶縁層である。
素子としては、ヒューズ素子やＭＩＭキャパシタ等があげられる。
これらの素子は、絶縁層中のビアに接続され、このビアを介して、上層配線、下層配線に接続されている（たとえば、特許文献１，２参照）。
より詳細に説明すると、図４に示すように、素子（ここでは、ヒューズ素子）９００中をビア９０１が貫通し、ビア９０１の側面に素子９００が接触する構造となっている。そして、ビア９０１の上端部は上層配線９０２に接続され、ビア９０１の下端部は下層配線９０３に接続される。
なお、符号９０４〜９０６は絶縁層である。
しかしながら、特許文献１，２に開示された半導体装置では以下のような課題がある。
特許文献１，２に開示された半導体装置では、ビア９０１が素子９００中を貫通する構成となっており、ビア９０１と素子９００との接触面積が小さいため、ビア９０１と素子９００との接触抵抗を下げることが難しい。
さらには、特許文献１，２に開示された半導体装置では、ビア９０１が素子９００中を貫通する構成となっている。このような構成では、素子９００を形成した後、素子９００を貫通するビアホールを形成する必要がある。このビアホールはエッチングにより形成されるが、素子９００を構成する材料と、絶縁層９０５を構成する材料とが全く異なるので、たとえば、図５に示すように、素子９００のビアホールＨ内面に露出する部分９００Ａがエッチングによりえぐれてしまう場合がある。この場合、えぐれた部分９００Ａを、ビア９０１を構成する金属等で埋め込むことは難しく、ビア９０１と素子９００の接触抵抗がばらついたり、接触抵抗が高くなってしまったりすることがある。
このように従来の半導体装置は製造安定性に劣る構造となっている。
特許文献１，２に開示された半導体装置では、ビア９０１が素子９００中を貫通する構成となっており、ビア９０１と素子９００との接触面積が小さいため、ビア９０１と素子９００との接触抵抗を下げることが難しい。
さらには、特許文献１，２に開示された半導体装置では、ビア９０１が素子９００中を貫通する構成となっている。このような構成では、素子９００を形成した後、素子９００を貫通するビアホールを形成する必要がある。このビアホールはエッチングにより形成されるが、素子９００を構成する材料と、絶縁層９０５を構成する材料とが全く異なるので、たとえば、図５に示すように、素子９００のビアホールＨ内面に露出する部分９００Ａがエッチングによりえぐれてしまう場合がある。この場合、えぐれた部分９００Ａを、ビア９０１を構成する金属等で埋め込むことは難しく、ビア９０１と素子９００の接触抵抗がばらついたり、接触抵抗が高くなってしまったりすることがある。
このように従来の半導体装置は製造安定性に劣る構造となっている。
本発明によれば、上層配線と、前記上層配線よりも下層に配置される下層配線と、前記上層配線および前記下層配線間に配置された絶縁層と、前記絶縁層中に形成されて前記上層配線および前記下層配線を接続する接続部と、前記絶縁層中に配置されて、前記接続部に接続される導電層を有する素子とを備える半導体装置であって、前記接続部は、前記下層配線上および前記素子の前記導電層の端部上にわたって配置され、前記接続部は、前記下層配線上面、前記素子の前記導電層の端部の上面および側面に接触している半導体装置が提供される。
この発明によれば、接続部は、下層配線上および素子の導電層の端部上にわたって形成され、下層配線上面、素子の導電層の端部の上面および素子の導電層の端部の側面に接触している。
本発明は、素子の導電層の端部に接続部が接触する構成であり、従来のように、ビアが素子を貫通するような構成ではないため、従来のように素子の導電層を貫通するビアホールを形成しなくてよい。前述したように、素子を貫通するビアホールを形成する場合には、ビアと素子との接触抵抗がばらついたり、接触抵抗が大きくなってしまったりするが、本発明では、素子の導電層を貫通するビアホールを形成しなくてよいので、接触抵抗のばらつきや、接触抵抗の増大を抑制でき、製造安定性に優れたものとなる。
また、本発明では、接続部は、素子の導電層の端部の側面および上面に接しているため、素子の導電層と接続部との接触面積を確保することができる。このようにすることで、接続部と素子との接触抵抗を低減させることができる。
本発明は、素子の導電層の端部に接続部が接触する構成であり、従来のように、ビアが素子を貫通するような構成ではないため、従来のように素子の導電層を貫通するビアホールを形成しなくてよい。前述したように、素子を貫通するビアホールを形成する場合には、ビアと素子との接触抵抗がばらついたり、接触抵抗が大きくなってしまったりするが、本発明では、素子の導電層を貫通するビアホールを形成しなくてよいので、接触抵抗のばらつきや、接触抵抗の増大を抑制でき、製造安定性に優れたものとなる。
また、本発明では、接続部は、素子の導電層の端部の側面および上面に接しているため、素子の導電層と接続部との接触面積を確保することができる。このようにすることで、接続部と素子との接触抵抗を低減させることができる。
また、本発明によれば、絶縁層中に下層配線を形成する工程と、前記絶縁層上に、導電層を有する素子を配置する工程と、前記素子上に第二の絶縁層を設ける工程と、前記第二の絶縁層に、前記素子を構成する導電層の端部の上面および側面と、前記下層配線上面が露出する孔を形成する工程と、前記孔内に、前記下層配線上および前記素子の前記導電層の端部上にわたって配置され、前記下層配線上面、前記素子の前記導電層の端部の上面および側面に接触する接続部を形成するとともに、前記第二の絶縁層上に前記接続部に接続される上層配線を設ける工程とを備える半導体装置の製造方法も提供できる。
この製造方法によれば、上述した半導体装置を製造できる。
この製造方法によれば、上述した半導体装置を製造できる。
本発明によれば、製造安定性に優れ、接触抵抗の低減を図ることができる半導体装置およびこの半導体装置の製造方法が提供される。
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一実施形態）
図１を参照して、本発明の第一実施形態の概要について説明する。
本実施形態の半導体装置１は、上層配線１２と、下層配線１１と、上層配線１２および下層配線１１間に配置された絶縁層２２〜２４と、絶縁層２２〜２４中に形成されて上層配線１２および下層配線１１を接続する接続部１３と、絶縁層２４中に配置されて、接続部１３に接続される導電層を有する素子１４とを有する。
接続部１３は、下層配線１１上および素子１４の前記導電層の端部上にわたって配置され、接続部１３は、下層配線１１上面、素子１４の導電層の端部の上面および素子１４の導電層の端部の側面に接触している。
（第一実施形態）
図１を参照して、本発明の第一実施形態の概要について説明する。
本実施形態の半導体装置１は、上層配線１２と、下層配線１１と、上層配線１２および下層配線１１間に配置された絶縁層２２〜２４と、絶縁層２２〜２４中に形成されて上層配線１２および下層配線１１を接続する接続部１３と、絶縁層２４中に配置されて、接続部１３に接続される導電層を有する素子１４とを有する。
接続部１３は、下層配線１１上および素子１４の前記導電層の端部上にわたって配置され、接続部１３は、下層配線１１上面、素子１４の導電層の端部の上面および素子１４の導電層の端部の側面に接触している。
次に、図１を参照して、本実施形態の半導体装置１について詳細に説明する。
この半導体装置１は、図示しない基板（半導体基板）と、この基板上に積層された複数の絶縁層２１〜２６と、下層配線１１と、上層配線１２と、接続部１３と、ヒューズ素子１４とを有する。
下層配線１１は、たとえば、Ｃｕ配線であり、第一の絶縁層２１中に形成されている。第一の絶縁層２１は、たとえば、ＳｉＯＣ等の低誘電率膜により構成することができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらのポーラス膜を用いることもできる。
この半導体装置１は、図示しない基板（半導体基板）と、この基板上に積層された複数の絶縁層２１〜２６と、下層配線１１と、上層配線１２と、接続部１３と、ヒューズ素子１４とを有する。
下層配線１１は、たとえば、Ｃｕ配線であり、第一の絶縁層２１中に形成されている。第一の絶縁層２１は、たとえば、ＳｉＯＣ等の低誘電率膜により構成することができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらのポーラス膜を用いることもできる。
第一の絶縁層２１上には、第二の絶縁層２２が積層されている。この第二の絶縁層２２は、たとえば、ＳｉＣＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＦまたはＳｉＯＮ等である。
さらに、第二の絶縁層２２上には、第三の絶縁層２３が積層され、この第三の絶縁層２３上にヒューズ素子１４が設置されている。
第三の絶縁層２３は、たとえば、ＳｉＯＣ等の低誘電率膜により構成することができる。
さらに、第三の絶縁層２３上には、第四の絶縁層２４が形成され、この第四の絶縁層２４によりヒューズ素子１４が被覆される。第四の絶縁層２４は、たとえば、ＳｉＯＣ等の低誘電率膜により構成することができる。
また、第四の絶縁層２４上には、上層配線１２が形成され、この上層配線１２を覆うようにして、第五の絶縁層２５が積層されている。第五の絶縁層２５は、たとえば、ＳｉＣＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＦまたはＳｉＯＮ等である。
さらに、第五の絶縁層２５上には、ポリイミド膜で構成される第六の絶縁層２６が形成されている。
第五の絶縁層２５、第六の絶縁層２６には、基板面側からの平面視においてヒューズ素子１４と重なる位置に開口が形成されている。
さらに、第二の絶縁層２２上には、第三の絶縁層２３が積層され、この第三の絶縁層２３上にヒューズ素子１４が設置されている。
第三の絶縁層２３は、たとえば、ＳｉＯＣ等の低誘電率膜により構成することができる。
さらに、第三の絶縁層２３上には、第四の絶縁層２４が形成され、この第四の絶縁層２４によりヒューズ素子１４が被覆される。第四の絶縁層２４は、たとえば、ＳｉＯＣ等の低誘電率膜により構成することができる。
また、第四の絶縁層２４上には、上層配線１２が形成され、この上層配線１２を覆うようにして、第五の絶縁層２５が積層されている。第五の絶縁層２５は、たとえば、ＳｉＣＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＦまたはＳｉＯＮ等である。
さらに、第五の絶縁層２５上には、ポリイミド膜で構成される第六の絶縁層２６が形成されている。
第五の絶縁層２５、第六の絶縁層２６には、基板面側からの平面視においてヒューズ素子１４と重なる位置に開口が形成されている。
ここで、ヒューズ素子１４は、導電層から構成され、たとえば、ＴｉＮ層から構成される。このヒューズ素子１４は、必要に応じて、レーザにより溶断される、レーザ溶断ヒューズである。
ヒューズ素子１４は、基板面側からの平面視において、一対の下層配線１１間に配置されている。そして、このヒューズ素子１４は、下層配線１１の延在方向（図１奥行き方向）と直交する方向に延在している。基板面側からの平面視において、ヒューズ素子１４の一対の端部と、ヒューズ素子１４を挟んで配置される一対の下層配線１１とはそれぞれ重なるようにして配置されている。
ヒューズ素子１４は、基板面側からの平面視において、一対の下層配線１１間に配置されている。そして、このヒューズ素子１４は、下層配線１１の延在方向（図１奥行き方向）と直交する方向に延在している。基板面側からの平面視において、ヒューズ素子１４の一対の端部と、ヒューズ素子１４を挟んで配置される一対の下層配線１１とはそれぞれ重なるようにして配置されている。
接続部１３は、下層配線１１と上層配線１２とを接続するものである。この接続部１３は、第四の絶縁層２４から第一の絶縁層２１表面にまで達する孔１５内に形成されたものである。
孔１５の内面には、下層配線１１の上面、ヒューズ素子１４の端部の側面および上面が露出している。この孔１５は、ヒューズ素子１４を貫通せずに形成される。
孔１５は、第四の絶縁層２４からヒューズ素子１４の端部の上面にまで達した、第一の部分１５Ａと、ヒューズ素子１４の端部から、下層配線１１の上面に達する第二の部分１５Ｂとで構成される。第一の部分１５Ａの径（図１における横幅寸法）は、第二の部分１５Ｂの径（図１における横幅寸法）よりも大きい。
孔１５の内面には、下層配線１１の上面、ヒューズ素子１４の端部の側面および上面が露出している。この孔１５は、ヒューズ素子１４を貫通せずに形成される。
孔１５は、第四の絶縁層２４からヒューズ素子１４の端部の上面にまで達した、第一の部分１５Ａと、ヒューズ素子１４の端部から、下層配線１１の上面に達する第二の部分１５Ｂとで構成される。第一の部分１５Ａの径（図１における横幅寸法）は、第二の部分１５Ｂの径（図１における横幅寸法）よりも大きい。
接続部１３は、孔１５の内面に沿って孔１５の内面を被覆するように形成されている。換言すると、接続部１３は、孔１５を完全に埋め込まないように膜状に形成されている。具体的には、接続部１３は、スパッタリングにより形成された導電膜であり、たとえば、アルミニウム膜である。接続部１３は、孔１５の側壁を構成する絶縁層２４，２３を被覆する第一の膜（第二の部分）１３Ａと、下層配線１１の上面を被覆する第二の膜１３Ｂと、孔１５の側壁を構成する絶縁層２３およびヒューズ素子１４の端部の側面を被覆する第三の膜（第一の部分）１３Ｃと、ヒューズ素子１４の端部の上面を被覆する第四の膜（第三の部分）１３Ｄと、孔１５の側壁となる絶縁層２４を被覆する第五の膜１３Ｅとを有する。
第一の膜１３Ａ〜第五の膜１３Ｅは、連続して形成されている。
第一の膜１３Ａ〜第五の膜１３Ｅは、連続して形成されている。
ここで、第二の膜１３Ｂの最大厚み（下層配線１１の上面からの厚み）、第四の膜１３Ｄの最大厚み（ヒューズ素子１４の端部上面からの厚み）は、それぞれ１．６μｍ程度であるのに対し、第一の膜１３Ａの最大厚み（孔１５の側壁（絶縁層２３あるいは絶縁層２４からの厚み））、第三の膜１３Ｃの最大厚み（絶縁層２３あるいは、ヒューズ素子１４の端部側面からの厚み）、第五の膜１３Ｅの最大厚み（孔１５の側壁（絶縁層２４からの厚み））は、それぞれ１００〜６００ｎｍ程度となっており、第二の膜１３Ｂ、第四の膜１３Ｄよりも薄い。
また、孔１５を構成する内面のうち、ヒューズ素子１４の端部の側面と、絶縁層２４とは、対向しており、ヒューズ素子１４の端部の側面を被覆する第三の膜１３Ｃと、絶縁層２４を被覆する第一の膜１３Ａとは、対向して配置される。この第一の膜１３Ａと、第三の膜１３Ｃとは接触しないように離間して形成されており、第一の膜１３Ａと、第三の膜１３Ｃとの間には隙間が形成される。この隙間には、第五の絶縁層２５が埋め込まれている。
同様に、対向配置された第一の膜１３Ａと、第五の膜１３Ｅとは接触しない程度の厚みであり、これらの膜１３Ａ，１３Ｅの間にも隙間が形成される。この隙間には、第五の絶縁層２５が埋め込まれている。
同様に、対向配置された第一の膜１３Ａと、第五の膜１３Ｅとは接触しない程度の厚みであり、これらの膜１３Ａ，１３Ｅの間にも隙間が形成される。この隙間には、第五の絶縁層２５が埋め込まれている。
上層配線１２は接続部１３とともにスパッタリングにより形成され、接続部１３と一体的に構成されるものである。本実施形態では、上層配線１２は、スパッタリングにより形成されたアルミニウム配線である。この上層配線１２は第四の絶縁層２４上に配置され、接続部１３を介して下層配線１１と接続される。
なお、上層配線１２を被覆する第五の絶縁層２５は、接続部１３上も被覆するように形成され、孔１５内部を埋め込むように形成されている。第五の絶縁層２５により、接続部１３の内側の領域は完全に埋め込まれていてもよく、また、接続部１３の内側と第五の絶縁層２５との間に隙間が形成されていてもよい。
なお、上層配線１２は、半導体装置１における最上層の配線である。
なお、上層配線１２を被覆する第五の絶縁層２５は、接続部１３上も被覆するように形成され、孔１５内部を埋め込むように形成されている。第五の絶縁層２５により、接続部１３の内側の領域は完全に埋め込まれていてもよく、また、接続部１３の内側と第五の絶縁層２５との間に隙間が形成されていてもよい。
なお、上層配線１２は、半導体装置１における最上層の配線である。
次に、本実施形態の半導体装置１の製造方法について説明する。
半導体基板上に、第一の絶縁層２１を成膜し、第一の絶縁層２１に配線溝を形成する。次に、配線溝を導電体で埋め込み、下層配線１１を形成する。
次に、第二の絶縁層２２、第三の絶縁層２３を積層し、第三の絶縁層２３上にヒューズ素子１４を構成する導電層を形成する。そして、導電層をヒューズ素子１４のパターンにあわせて、選択的にエッチングする。
その後、第四の絶縁層２４を積層する。
半導体基板上に、第一の絶縁層２１を成膜し、第一の絶縁層２１に配線溝を形成する。次に、配線溝を導電体で埋め込み、下層配線１１を形成する。
次に、第二の絶縁層２２、第三の絶縁層２３を積層し、第三の絶縁層２３上にヒューズ素子１４を構成する導電層を形成する。そして、導電層をヒューズ素子１４のパターンにあわせて、選択的にエッチングする。
その後、第四の絶縁層２４を積層する。
次に、第四の絶縁層２４、第三の絶縁層２３，第二の絶縁層２２を選択的にエッチングして、孔１５を形成する。この孔１５は、下層配線１１の上面、ヒューズ素子１４の端部の側面、上面が露出するように形成する。
その後、孔１５内にＡｌスパッタリングにより接続部１３を形成するとともに、上層配線１２を形成する。
次に、第五の絶縁層２５、第六の絶縁層２６を形成する。
以上の工程により、半導体装置１が完成する。
その後、孔１５内にＡｌスパッタリングにより接続部１３を形成するとともに、上層配線１２を形成する。
次に、第五の絶縁層２５、第六の絶縁層２６を形成する。
以上の工程により、半導体装置１が完成する。
次に、本実施形態の作用効果について説明する。
接続部１３は、下層配線１１上およびヒューズ素子１４の導電層の端部上にわたって形成され、下層配線１１上面、ヒューズ素子１４の導電層の端部の上面および側面に接触している。
本実施形態では、接続部１３を形成するための孔１５を、ヒューズ素子１４の導電層の端部の側面および上面が露出するように形成し、接続部１３を、ヒューズ素子１４の導電層の端部上面および側面に接するように形成すればよく、従来のように素子の導電層を貫通するビアホールを形成しなくてよい。素子を貫通するビアホールを形成する場合には、ビアと素子との接触抵抗がばらついたり、接触抵抗が大きくなってしまったりするが、本実施形態では、ヒューズ素子１４を貫通するビアホールを形成しなくてよいので、接触抵抗のばらつきや、接触抵抗の増大を抑制でき、製造安定性に優れたものとなる。
接続部１３は、下層配線１１上およびヒューズ素子１４の導電層の端部上にわたって形成され、下層配線１１上面、ヒューズ素子１４の導電層の端部の上面および側面に接触している。
本実施形態では、接続部１３を形成するための孔１５を、ヒューズ素子１４の導電層の端部の側面および上面が露出するように形成し、接続部１３を、ヒューズ素子１４の導電層の端部上面および側面に接するように形成すればよく、従来のように素子の導電層を貫通するビアホールを形成しなくてよい。素子を貫通するビアホールを形成する場合には、ビアと素子との接触抵抗がばらついたり、接触抵抗が大きくなってしまったりするが、本実施形態では、ヒューズ素子１４を貫通するビアホールを形成しなくてよいので、接触抵抗のばらつきや、接触抵抗の増大を抑制でき、製造安定性に優れたものとなる。
また、接続部１３は、ヒューズ素子１４の導電層の端部の側面および上面に接しているため、素子１４の導電層と接続部１３との接触面積を確保することができる。このようにすることで、接続部１３とヒューズ素子１４との接触抵抗を低減させることができる。
さらに、本実施形態では、接続部１３は、スパッタリングにより形成されている。スパッタリングにより接続部１３を形成する場合には、ヒューズ素子１４の導電層の端部上面や、下層配線１１の上面に比較的厚みが厚く形成され、ヒューズ素子１４の導電層の端部側面上では、厚みが比較的薄くなる。たとえば、第三の膜１３Ｃの導電層端部側面からの厚みは、第四の膜１３Ｄの導電層端部上面からの厚みよりも薄くなっている。
そのため、ヒューズ素子１４の導電層の端部上面に接続部１３を形成することで、導電層と接続部１３とを確実に接続させることができ、接触抵抗を低減させることが可能となる。
そのため、ヒューズ素子１４の導電層の端部上面に接続部１３を形成することで、導電層と接続部１３とを確実に接続させることができ、接触抵抗を低減させることが可能となる。
また、本実施形態では、ヒューズ素子１４が、上層配線１２と下層配線１１とを接続する接続部１３に接続されている。そのため、ヒューズ素子１４を他の配線に接続させる場合に、上層配線１２あるいは下層配線１１を選択して、他の配線に接続させることができる。
さらに、本実施形態では、平面視において、ヒューズ素子１４の導電層の端部と、下層配線１１とが重なりあうように配置されている。これにより、接続部１３を形成するための孔１５の径を小さくすることができ、基板面側からみて、孔１５の専有面積を小さくすることができる。
（第二実施形態）
図２を参照して、本実施形態の半導体装置４について説明する。
前記実施形態では、素子はヒューズ素子１４であった。これに対し、本実施形態では、素子は、ＭＩＭ（metal-insulator-metal）キャパシタ３である。他の点については、前記実施形態と同様である。
ＭＩＭキャパシタ３は、第一の絶縁層２１中に形成された下部電極３１と、この下部電極３１上に設けられた誘電膜３２と、誘電膜３２上に設けられた上部電極（導電層）３３とを有する。
図２を参照して、本実施形態の半導体装置４について説明する。
前記実施形態では、素子はヒューズ素子１４であった。これに対し、本実施形態では、素子は、ＭＩＭ（metal-insulator-metal）キャパシタ３である。他の点については、前記実施形態と同様である。
ＭＩＭキャパシタ３は、第一の絶縁層２１中に形成された下部電極３１と、この下部電極３１上に設けられた誘電膜３２と、誘電膜３２上に設けられた上部電極（導電層）３３とを有する。
下部電極３１は、下層配線１１と同様の材料で構成されるものであり、たとえば、銅で構成される。
なお、本実施形態では、下部電極３１は、下層配線１１と同様の材料で構成されるとしたが、異なった材料で構成されていてもよい。
たとえば、下部電極３１を、Ｔｉ、ＴｉＮ、Ａｌ、Ｔｉ、ＴｉＮが下からこの順で積層した金属膜としてもよい。
なお、本実施形態では、下部電極３１は、下層配線１１と同様の材料で構成されるとしたが、異なった材料で構成されていてもよい。
たとえば、下部電極３１を、Ｔｉ、ＴｉＮ、Ａｌ、Ｔｉ、ＴｉＮが下からこの順で積層した金属膜としてもよい。
誘電膜３２は、キャパシタの容量膜として機能する。誘電膜３２を構成する材料としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣ、ＳｉＮ、Ｔａ２Ｏ５等のほか、ＺｒＯｘ、ＨｆＯｘ、ＺｒＳｉＯｘ、ＨｆＳｉＯｘ、Ａｌ２Ｏ３等のいわゆるＨｉｇｈ−Ｋ材料や、ＰＺＴ、ＰＬＺＴ等のペロブスカイト構造を有する材料等を用いることができる。
この誘電膜３２は、絶縁層２２中に形成されており、下部電極３１を被覆する。
この誘電膜３２は、絶縁層２２中に形成されており、下部電極３１を被覆する。
上部電極３３は、誘電膜３２を被覆するとともに、端部が誘電膜３２よりも側方に突出し、絶縁層２２上に位置している。上部電極３３としては、ＴａＮ、ＴｉＮ、Ｔａ、Ｗなどを用いることができる。
接続部１３は、下層配線１１の上面を被覆するとともに、上部電極３３の端部の上面および側面を被覆している。
接続部１３は、前記実施形態とほぼ同様の構造であり、孔１５の側壁を構成する絶縁層２４，２３，２２被覆する第一の膜１３Ａと、下層配線１１の上面を被覆する第二の膜１３Ｂと、孔１５の側壁を構成する絶縁層２２および上部電極３３の端部の側面を被覆する第三の膜１３Ｃと、上部電極３３の端部の上面を被覆する第四の膜１３Ｄと、孔１５の側壁となる絶縁層２３，２４を被覆する第五の膜１３Ｅとを有する。
第一の膜１３Ａ〜第五の膜１３Ｅは、連続して形成されている。
接続部１３は、前記実施形態とほぼ同様の構造であり、孔１５の側壁を構成する絶縁層２４，２３，２２被覆する第一の膜１３Ａと、下層配線１１の上面を被覆する第二の膜１３Ｂと、孔１５の側壁を構成する絶縁層２２および上部電極３３の端部の側面を被覆する第三の膜１３Ｃと、上部電極３３の端部の上面を被覆する第四の膜１３Ｄと、孔１５の側壁となる絶縁層２３，２４を被覆する第五の膜１３Ｅとを有する。
第一の膜１３Ａ〜第五の膜１３Ｅは、連続して形成されている。
各膜１３Ａ〜１５Ｅの厚みは、前記実施形態と同様である。
また、第一の膜１３Ａと、第三の膜１３Ｃとは対向して配置されるが、この第一の膜１３Ａと、第三の膜１３Ｃとは接触しないように離間して形成されており、第一の膜１３Ａと、第三の膜１３Ｃとの間には隙間が形成される。この隙間には、第五の絶縁層２５が埋め込まれている。
同様に、第一の膜１３Ａと、第五の膜１３Ｅとは接触しない程度の厚みであり、これらの膜の間にも隙間が形成される。この隙間には、第五の絶縁層２５が埋め込まれている。
また、第一の膜１３Ａと、第三の膜１３Ｃとは対向して配置されるが、この第一の膜１３Ａと、第三の膜１３Ｃとは接触しないように離間して形成されており、第一の膜１３Ａと、第三の膜１３Ｃとの間には隙間が形成される。この隙間には、第五の絶縁層２５が埋め込まれている。
同様に、第一の膜１３Ａと、第五の膜１３Ｅとは接触しない程度の厚みであり、これらの膜の間にも隙間が形成される。この隙間には、第五の絶縁層２５が埋め込まれている。
このような半導体装置４は、以下のようにして製造することができる。
第一の絶縁層２１をエッチングして、配線溝および下部電極用の溝を形成する。
次に、配線溝および下部電極用の溝を埋め込むようにして、金属膜を形成する。その後、この金属膜を選択的に除去し、下層配線１１および下部電極３１を形成する。次に、ＣＶＤ法などにより、誘電膜３２を形成し、さらに、第二の絶縁層２２を形成する。
第一の絶縁層２１をエッチングして、配線溝および下部電極用の溝を形成する。
次に、配線溝および下部電極用の溝を埋め込むようにして、金属膜を形成する。その後、この金属膜を選択的に除去し、下層配線１１および下部電極３１を形成する。次に、ＣＶＤ法などにより、誘電膜３２を形成し、さらに、第二の絶縁層２２を形成する。
次に、誘電膜３２上にスパッタリングにより上部電極３３を形成する。
その後、上部電極３３を埋め込むようにして、第三の絶縁層２３を形成する。
次に、第四の絶縁層２４を形成し、接続部１３を設けるための孔１５をエッチングにより形成する。この孔１５は、第四の絶縁層２４、第三の絶縁層２３，第二の絶縁層２２を選択的にエッチングすることで形成される。孔１５は、下層配線１１の上面、上部電極３３の端部の側面、上面が露出するように形成する。
その後、上部電極３３を埋め込むようにして、第三の絶縁層２３を形成する。
次に、第四の絶縁層２４を形成し、接続部１３を設けるための孔１５をエッチングにより形成する。この孔１５は、第四の絶縁層２４、第三の絶縁層２３，第二の絶縁層２２を選択的にエッチングすることで形成される。孔１５は、下層配線１１の上面、上部電極３３の端部の側面、上面が露出するように形成する。
孔１５の形状は、前記実施形態と同様であり、第四の絶縁層２４から上部電極３３の端部の上面にまで達した、第一の部分１５Ａと、上部電極３３の端部から、下層配線１１の上面に達する第二の部分１５Ｂとで構成される。第一の部分１５Ａの径（図２における横幅寸法）は、第二の部分１５Ｂの径（図２における横幅寸法）よりも大きい。
その後、前記実施形態と同様に、孔１５内にＡｌスパッタリングにより接続部１３を形成するとともに、上層配線１２を形成する。その後、第五の絶縁層２５、第六の絶縁層２６を形成する。
その後、前記実施形態と同様に、孔１５内にＡｌスパッタリングにより接続部１３を形成するとともに、上層配線１２を形成する。その後、第五の絶縁層２５、第六の絶縁層２６を形成する。
このような本実施形態によれば、第一実施形態と同様の効果を奏することができる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記各実施形態では、上層配線１２を最上層の配線であるとしたが、これに限られるものではない。
たとえば、前記各実施形態では、上層配線１２を最上層の配線であるとしたが、これに限られるものではない。
また、前記各実施形態では、接続部１３を、スパッタリングにより形成したものであり、孔１５内面を被覆する膜で構成していたが、これに限られるものではない。
たとえば、図３に示すように、接続部１３をダマシン法等で形成されるビアとしてもよい。
このような場合であっても、従来のように、素子の導電層を貫通させた孔を形成する必要がないので、製造安定性に優れた半導体装置とすることができる。また、導電層の端部の側面、上面を接続部１３で被覆するため、素子１４と接続部１３との接続抵抗を低減することができる。
たとえば、図３に示すように、接続部１３をダマシン法等で形成されるビアとしてもよい。
このような場合であっても、従来のように、素子の導電層を貫通させた孔を形成する必要がないので、製造安定性に優れた半導体装置とすることができる。また、導電層の端部の側面、上面を接続部１３で被覆するため、素子１４と接続部１３との接続抵抗を低減することができる。
さらに、前記実施形態では、素子をヒューズ素子１４あるいは、ＭＩＭ素子３としたが、これに限られるものではない。
また、第二実施形態では、上部電極３３の端部を、下層配線１１上部まで延在させていたが、上部電極３３の端部とともに、誘電膜３２の端部も下層配線１１上部まで延在させてもよい。
さらに、第二実施形態では、上部電極３３の端部を、接続部１３に接続していたが、これに限らず、下部電極の端部を、接続部に接続してもよい。接続部を下部電極の端部の上面と側面に接触させればよい。この場合には、下部電極を、下層配線よりも上層に形成すればよい。
また、第二実施形態では、上部電極３３の端部を、下層配線１１上部まで延在させていたが、上部電極３３の端部とともに、誘電膜３２の端部も下層配線１１上部まで延在させてもよい。
さらに、第二実施形態では、上部電極３３の端部を、接続部１３に接続していたが、これに限らず、下部電極の端部を、接続部に接続してもよい。接続部を下部電極の端部の上面と側面に接触させればよい。この場合には、下部電極を、下層配線よりも上層に形成すればよい。
１ 半導体装置
３ ＭＩＭキャパシタ
４ 半導体装置
１１ 下層配線
１２ 上層配線
１３ 接続部
１３Ａ 第一の膜
１３Ｂ 第二の膜
１３Ｃ 第三の膜
１３Ｄ 第四の膜
１３Ｅ 第五の膜
１４ ヒューズ素子（導電層）
１５ 孔
１５Ａ 第一の部分
１５Ｂ 第二の部分
２１ 第一の絶縁層
２２ 第二の絶縁層
２３ 第三の絶縁層
２４ 第四の絶縁層
２５ 第五の絶縁層
２６ 第六の絶縁層
３１ 下部電極
３２ 誘電膜
３３ 上部電極（導電層）
９００ 素子
９００Ａ 部分
９０１ ビア
９０２ 上層配線
９０３ 下層配線
Ｈ ビアホール
３ ＭＩＭキャパシタ
４ 半導体装置
１１ 下層配線
１２ 上層配線
１３ 接続部
１３Ａ 第一の膜
１３Ｂ 第二の膜
１３Ｃ 第三の膜
１３Ｄ 第四の膜
１３Ｅ 第五の膜
１４ ヒューズ素子（導電層）
１５ 孔
１５Ａ 第一の部分
１５Ｂ 第二の部分
２１ 第一の絶縁層
２２ 第二の絶縁層
２３ 第三の絶縁層
２４ 第四の絶縁層
２５ 第五の絶縁層
２６ 第六の絶縁層
３１ 下部電極
３２ 誘電膜
３３ 上部電極（導電層）
９００ 素子
９００Ａ 部分
９０１ ビア
９０２ 上層配線
９０３ 下層配線
Ｈ ビアホール
Claims (8)
- 上層配線と、
前記上層配線よりも下層に配置される下層配線と、
前記上層配線および前記下層配線間に配置された絶縁層と、
前記絶縁層中に形成されて前記上層配線および前記下層配線を接続する接続部と、
前記絶縁層中に配置されて、前記接続部に接続される導電層を有する素子とを備える半導体装置であって、
前記接続部は、前記下層配線上および前記素子の前記導電層の端部上にわたって配置され、前記接続部は、前記下層配線上面、前記素子の前記導電層の端部の上面および側面に接触している半導体装置。 - 請求項１に記載の半導体装置において、
前記絶縁層中には、前記下層配線の上面、前記素子の導電層の側面および上面が露出する孔が形成され、
前記接続部は、前記孔の内面に沿って形成され、前記下層配線の上面、前記素子の導電層の側面および上面を被覆する導電膜であり、
前記導電膜のうち、前記素子の導電層の端部の側面を被覆する第一の部分と、前記孔の内面のうち前記素子の導電層の端部の側面と対向する領域を被覆する第二の部分とが離間して形成される半導体装置。 - 請求項２に記載の半導体装置において、
前記導電膜のうち、前記素子の導電層の側面を被覆する前記第一の部分の最大厚みは、前記素子の導電層の端部の上面を被覆する第三の部分の最大厚みよりも薄い半導体装置。 - 請求項２または３に記載の半導体装置において、
前記接続部は、スパッタリングにより形成されたアルミニウム膜である半導体装置。 - 請求項１乃至４のいずれかに記載の半導体装置において、
前記下層配線は、前記絶縁層の下方に配置された他の絶縁層中に形成されている半導体装置。 - 請求項１乃至５のいずれかに記載の半導体装置において、
前記素子は、ヒューズ素子である半導体装置。 - 請求項１乃至５のいずれかに記載の半導体装置において、
前記素子は、下部電極と、上部電極と、前記下部電極および前記上部電極に挟まれる誘電膜とを有するＭＩＭキャパシタであり、
前記導電層は、前記ＭＩＭキャパシタの前記下部電極あるいは、前記上部電極である半導体装置。 - 絶縁層中に下層配線を形成する工程と、
前記絶縁層上に、導電層を有する素子を配置する工程と、
前記素子上に第二の絶縁層を設ける工程と、
前記第二の絶縁層に、前記素子を構成する導電層の端部の上面および側面と、前記下層配線上面が露出する孔を形成する工程と、
前記孔内に、前記下層配線上および前記素子の前記導電層の端部上にわたって配置され、前記下層配線上面、前記素子の前記導電層の端部の上面および側面に接触する接続部を形成するとともに、前記第二の絶縁層上に前記接続部に接続される上層配線を設ける工程とを備える半導体装置の製造方法。
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