JP3568562B2 - ヒューズ回路及び半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、レーザ溶断型のヒューズ要素を有するヒューズ回路及び半導体記憶装置に関し、特に、ヒューズ要素を金属配線層で形成するヒューズ回路及び半導体記憶装置に関する。
例えば、大規模な半導体記憶装置では、記憶セルアレイを複数のブロックに分割して、少なくとも、そのうちの1つのブロックを冗長用記憶セルアレイとして使用し、欠陥セルを含むブロックと冗長用ブロックとを置換することにより、欠陥を救済して歩留りの改善を図る。
【0002】
ヒューズ要素は、常用ブロック毎に設けられている。任意のヒューズ要素をレーザ溶断すると、当該ヒューズ要素に対応する1つの常用ブロックが冗長用ブロックと置換されるようになっている。
ここで、今までのヒューズ要素はポリシリコンを用いたものが主流であったが、多層構造の半導体集積回路では、ポリシリコンの代わりに金属配線層(一般にメタル)が用いられるようになってきた。
【0003】
多層構造では、半導体基板に近い層にポリシリコンが形成され、その上層に金属配線層が形成されるが、チップ表面から見て深層に位置するポリシリコン上には、厚い絶縁膜が形成されているためにレーザ光が拡散しやすく、安定してポリシリコンを溶断することは困難である。因みに、ポリシリコン上の絶縁膜の厚さは、エッチングでコントロール可能であるが、そのエッチング量を微妙に調整することはプロセス上容易ではない。
【0004】
また、ポリシリコンの形成には高温のプロセスが必要であり、プロセス温度が低い金属配線層よりも先に形成しなければならないから、金属配線よりも上層にポリシリコンを形成することは一般的でない。
【0005】
【従来の技術】
図4は、ヒューズ回路の回路図であり、ヒューズ回路は、電源VCC(ここでは+電源)とグランドGND間に、pチャネルMOSトランジスタ(以下、単に「MOSトランジスタ」と言う)1とヒューズ要素2とを直列接続し、その接続ノードNの電位をバッファ3で2値レベルに変換して取り出している。
【0006】
MOSトランジスタ1のドレインはVCCに、ソースはノードNに、また、ゲートはGNDに接続されており、このMOSトランジスタ1は、常時オン状態のプルアップトランジスタとして動作する。
このような構成において、ヒューズ要素2が非切断の場合には、ノードNはGND電位であり、バッファ3からはHレベルの信号が取り出されるが、ヒューズ要素2が切断状態の場合には、ノードNがVCCにプルアップされ、バッファ3からはLレベルの信号が取り出されるから、この信号を、例えば記憶セルアレイの常用ブロックと冗長用ブロックとの切換え信号に用いることができる。
【0007】
図5は、従来のヒューズ回路の断面構造図である。なお、図5において、図4と共通する要素には、同一の符号を付してある。
4は半導体基板であり、半導体基板4にはMOSトランジスタ1のドレイン領域としての拡散層5及びソース領域としての拡散層6が形成され、さらに、基板4上には、ゲート電極7が形成されている。
【0008】
8は絶縁層9に挟まれた金属配線であり、図では簡略化しているが、この金属配線8は、多層構造の上層側に位置する配線層に形成される。
このような断面構造において、チップ表面の所定位置にレーザ光を照射すると、絶縁層9に穴9aが開けられるが、レーザ光の照射エネルギーとその照射時間を適正化して穴9aの深さを金属配線8よりも若干深めに設定すれば、金属配線8を溶断でき、この金属配線8をヒューズ要素2として使用することができる。
【0009】
【発明が解決しようとする課題】
しかしながら、かかる従来のヒューズ回路及び半導体記憶装置にあっては、穴9aの溶断箇所からMOSトランジスタ1及びバッファ3に至るまでの間で、金属配線8が一体的につながっていたため、例えば、穴9aに侵入した水分によって金属配線8に腐食が生じ、その腐食が×印で示す地点A付近まで進行した場合には、バッファ3の入力がフローティング状態となってバッファ3から正しい信号が出力されなくなるという問題点があった。
[目的]
そこで、本発明は、金属配線(ヒューズ要素)の腐食進行を阻止することにより、バッファ入力のフローティング状態を回避してヒューズ回路の信頼性向上を図ることを目的とする。
【0010】
【課題を解決するための手段】
上記課題を解決する第1の発明は、一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、一方の端がGNDに接続され、他端が前記ノードに接続されるヒューズ要素と、前記ノードとその入力が接続されるバッファと、を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、前記ヒューズ要素は、複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止する拡散層とから構成され、前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするものである。
また、上記課題を解決する第2の発明は、一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、一方の端がGNDに接続され、他端が前記ノードに接続されるヒューズ要素と、前記ノードとその入力が接続されるバッファと、を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、前記ヒューズ要素は、複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止するポリシリコンとから構成され、前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするものである。
また、上記課題を解決する第3の発明は、上記第1又は第2の発明の構成に加え、前記ヒューズ要素が切断されない場合は第1のレベルの信号を出力し、前記ヒューズ要素が切断される場合には第2のレベルの信号を出力することを特徴とするものである。
また、上記課題を解決する第4の発明は、上記第1から第3の発明のいずれかの構成のヒューズ回路を備えたことを特徴とするものである。
また、上記課題を解決する第5の発明は、常用ブロックと冗長ブロックとを備えた記憶セルアレイを有し、前記常用ブロックと前記冗長ブロックとを切り換える切換信号を出力する上記第1から第3の発明のいずれかの構成のヒューズ回路を備えたことを特徴とするものである。
【0011】
【作用】
本発明では、ヒューズ要素としての金属配線に腐食が発生した場合、その腐食の進行が当該金属配線の端部(すなわち非金属で且つ導電性を有する材料からなる連結手段の部分)で阻止される。
従って、プルアップトランジスタとバッファ入力との間の接続が保たれるから、バッファ入力のフローティングが回避され、ヒューズ回路の信頼性向上が図られる。
【0012】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
図1、図2は本発明に係るヒューズ回路及び半導体記憶装置の一実施例を示す図である。
図1において、4は半導体基板であり、半導体基板4には、従来例(図5)と同様にpチャネルMOSトランジスタ(以下、単に「MOSトランジスタ」と言う)1のドレイン領域としての拡散層5及びソース領域としての拡散層6が形成され、さらに、基板4上には、ゲート電極7が形成されている。
【0013】
8a、8b、8cは、絶縁層9に挟まれた第1〜第3の金属配線であり、中央に位置する第2の金属配線8bは、レーザによって溶断可能なヒューズ要素として用いられる。なお、図では簡略化しているが、これらの金属配線8a〜8cは、多層構造の上層側(すなわちチップ表面に近い層)に位置する配線層に形成される。
【0014】
ここで、第1〜第3の金属配線8a〜8cの下層には、非金属で且つ導電性を有する材料からなる連結手段に相当する「第1及び第2のポリシリコン10a、10b」が形成されており、第1のポリシリコン10aは第1の金属配線8aと第2の金属配線8bとの間に、また、第2のポリシリコン10bは第2の金属配線8bと第3の金属配線8cとの間にそれぞれ介在している。
【0015】
すなわち、レーザ溶断可能なヒューズ要素としての第2の金属配線8bの一端が、第2のポリシリコン10b及び第3の金属配線8cを介してグランドGNDに接続され、当該第2の金属配線8bの他端が、第1のポリシリコン10a及び第1の金属配線8aを介して、MOSトランジスタ1のソース(拡散層6)及びバッファ3の入力(すなわちノードN)に接続されている。
【0016】
図2は、チップ表面から見た平面構造図で、チップ表面に近い配線層に形成された第1〜第3の金属配線8a、8b、8cと、それよりも下層に形成された第1及び第2のポリシリコン10a、10bとの間がコンタクトホール11a〜11fによって接続されている。
このような構造において、第2の金属配線8bの非溶断時には、第1の金属配線8a、第1のポリシリコン10a、第2の金属配線8b、第2のポリシリコン10b及び第3の金属配線8cを介して、ノードNとグランド間が接続され、その接続抵抗は、第1〜第3の金属配線8a〜8cと、第1及び第2のポリシリコン10a、10bとの合成線路抵抗ΣRで与えられる。かかる非溶断時におけるノードNの電位Vnode(L) は、Lレベル相当の電位(例えばCMOSの入力論理レベルで+1.5V)以下でなければならない。ここで、Vnode(L) は次式▲1▼で与えられる。
【0017】
Vnode(L) =〔VCC/(RON+ΣR)〕×ΣR ……▲1▼
但し、RON:MOSトランジスタ1のオン抵抗
従って、非溶断時のバッファ3の出力レベルを正しいレベル(Hレベル)に保つには、ΣRの値を可能な限り小さくする必要があり、これには、第1及び第2のポリシリコン10a、10bをできるだけ短かく形成すると共に、その断面積をできるだけ大きくするのが望ましい。
【0018】
一方、チップ表面にレーザ光を照射すると、絶縁層9に穴9aが開き、第2の金属配線8bが溶断される。冒頭でも述べたように、この穴9aに水分が侵入した場合、穴9aの内部に露出する第2の金属配線8bに腐食が生じることがあるが、本実施例では、第2の金属配線8bだけの腐食に留めおくことができ、第1の金属配線8aや第3の金属配線8cへの波及を回避できる。この理由は、第2の金属配線8bと第1の金属配線8a及び第3の金属配線8cとの間に、腐食し難い非金属材料である第1及び第2のポリシリコン10a、10bを介在させているからである。
【0019】
従って、本実施例では、穴9aより侵入した水分によって第2の金属配線8b(ヒューズ要素)に腐食が生じた場合でも、バッファ3の出力信号のレベルを正しくLレベルに保つことができ、耐環境性に優れた半導体集積回路を提供することができる。
なお、図1の実施例では、ヒューズ要素としての第2の金属配線8bの両端にポリシリコンを接続しているが、これに限るものではない。グランド側の第2のポリシリコン10bを省くことができる。すなわち、第2の金属配線8bと第3の金属配線8cとを直結してもよい。これは、第3の金属配線8cを必要とするときは、ヒューズ要素の非溶断時であり、このときは、穴9aが穿設されない(腐食の心配がない)からである。尤も、第3の金属配線8cの先に何等かのデバイスがつながっていると、当該デバイスへの腐食の影響が否定できないため、第2のポリシリコン10bは残しておいた方が望ましい。
【0020】
また、図1の実施例では、非金属で且つ導電性を有する材料からなる連結手段として「ポリシリコン」を使用しているが、例えば、図3に示すように、半導体基板4に形成した第1及び第2の拡散層12、13を使用してもよい。
すなわち、第1及び第2の拡散層12、13は、p型又はn型の不純物半導体を半導体基板4にドーピングして形成するものであり、かかる不純物半導体は、非金属で且つ導電性を有する材料であるから、図1の実施例と同様な作用効果を得ることができる。
【0021】
【発明の効果】
本発明によれば、ヒューズ要素としての金属配線の少なくとも一部を、非金属で且つ導電性を有する材料からなる拡散層又はポリシリコンで接続したので、この拡散層又はポリシリコンによって金属配線の腐食進行を阻止でき、バッファ入力のフローティング状態を回避してヒューズ回路の信頼性向上を図ることができる。
【図面の簡単な説明】
【図1】一実施例の断面構造図である。
【図2】一実施例の平面構造図である。
【図3】一実施例の他の断面構造図である。
【図4】ヒューズ回路の回路図である。
【図5】従来例の断面構造図である。
【符号の説明】
1:MOSトランジスタ(プルアップトランジスタ)
3:バッファ
4:半導体基板
8b:第2の金属配線(金属配線)
10a:第1のポリシリコン(連結手段)
N:ノード
VCC:電源
12:第1の拡散層(連結手段)
Claims (5)
- 一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、
一方の端がGNDに接続され、他端が前記ノードに接続されるヒューズ要素と、
前記ノードとその入力が接続されるバッファと、
を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、
前記ヒューズ要素は、
複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止する拡散層とから構成され、
前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするヒューズ回路。 - 一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、
一方の端がGNDに接続され、他端が前記ノードに接続されるヒューズ要素と、
前記ノードとその入力が接続されるバッファと、
を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、
前記ヒューズ要素は、
複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止するポリシリコンとから構成され、
前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするヒューズ回路。 - 前記ヒューズ要素が切断されない場合は第1のレベルの信号を出力し、
前記ヒューズ要素が切断される場合には第2のレベルの信号を出力することを特徴とする請求項1又は2に記載のヒューズ回路。 - 請求項1から3のいずれかに記載のヒューズ回路を備えたことを特徴とする半導体記憶装置。
- 常用ブロックと冗長ブロックとを備えた記憶セルアレイを有し、
前記常用ブロックと前記冗長ブロックとを切り換える切換信号を出力する請求項1から3のいずれかに記載のヒューズ回路を備えたことを特徴とする半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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