JP3568562B2 - ヒューズ回路及び半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、レーザ溶断型のヒューズ要素を有するヒューズ回路及び半導体記憶装置に関し、特に、ヒューズ要素を金属配線層で形成するヒューズ回路及び半導体記憶装置に関する。
例えば、大規模な半導体記憶装置では、記憶セルアレイを複数のブロックに分割して、少なくとも、そのうちの１つのブロックを冗長用記憶セルアレイとして使用し、欠陥セルを含むブロックと冗長用ブロックとを置換することにより、欠陥を救済して歩留りの改善を図る。
【０００２】
ヒューズ要素は、常用ブロック毎に設けられている。任意のヒューズ要素をレーザ溶断すると、当該ヒューズ要素に対応する１つの常用ブロックが冗長用ブロックと置換されるようになっている。
ここで、今までのヒューズ要素はポリシリコンを用いたものが主流であったが、多層構造の半導体集積回路では、ポリシリコンの代わりに金属配線層（一般にメタル）が用いられるようになってきた。
【０００３】
多層構造では、半導体基板に近い層にポリシリコンが形成され、その上層に金属配線層が形成されるが、チップ表面から見て深層に位置するポリシリコン上には、厚い絶縁膜が形成されているためにレーザ光が拡散しやすく、安定してポリシリコンを溶断することは困難である。因みに、ポリシリコン上の絶縁膜の厚さは、エッチングでコントロール可能であるが、そのエッチング量を微妙に調整することはプロセス上容易ではない。
【０００４】
また、ポリシリコンの形成には高温のプロセスが必要であり、プロセス温度が低い金属配線層よりも先に形成しなければならないから、金属配線よりも上層にポリシリコンを形成することは一般的でない。
【０００５】
【従来の技術】
図４は、ヒューズ回路の回路図であり、ヒューズ回路は、電源ＶＣＣ（ここでは＋電源）とグランドＧＮＤ間に、ｐチャネルＭＯＳトランジスタ（以下、単に「ＭＯＳトランジスタ」と言う）１とヒューズ要素２とを直列接続し、その接続ノードＮの電位をバッファ３で２値レベルに変換して取り出している。
【０００６】
ＭＯＳトランジスタ１のドレインはＶＣＣに、ソースはノードＮに、また、ゲートはＧＮＤに接続されており、このＭＯＳトランジスタ１は、常時オン状態のプルアップトランジスタとして動作する。
このような構成において、ヒューズ要素２が非切断の場合には、ノードＮはＧＮＤ電位であり、バッファ３からはＨレベルの信号が取り出されるが、ヒューズ要素２が切断状態の場合には、ノードＮがＶＣＣにプルアップされ、バッファ３からはＬレベルの信号が取り出されるから、この信号を、例えば記憶セルアレイの常用ブロックと冗長用ブロックとの切換え信号に用いることができる。
【０００７】
図５は、従来のヒューズ回路の断面構造図である。なお、図５において、図４と共通する要素には、同一の符号を付してある。
４は半導体基板であり、半導体基板４にはＭＯＳトランジスタ１のドレイン領域としての拡散層５及びソース領域としての拡散層６が形成され、さらに、基板４上には、ゲート電極７が形成されている。
【０００８】
８は絶縁層９に挟まれた金属配線であり、図では簡略化しているが、この金属配線８は、多層構造の上層側に位置する配線層に形成される。
このような断面構造において、チップ表面の所定位置にレーザ光を照射すると、絶縁層９に穴９ａが開けられるが、レーザ光の照射エネルギーとその照射時間を適正化して穴９ａの深さを金属配線８よりも若干深めに設定すれば、金属配線８を溶断でき、この金属配線８をヒューズ要素２として使用することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、かかる従来のヒューズ回路及び半導体記憶装置にあっては、穴９ａの溶断箇所からＭＯＳトランジスタ１及びバッファ３に至るまでの間で、金属配線８が一体的につながっていたため、例えば、穴９ａに侵入した水分によって金属配線８に腐食が生じ、その腐食が×印で示す地点Ａ付近まで進行した場合には、バッファ３の入力がフローティング状態となってバッファ３から正しい信号が出力されなくなるという問題点があった。
［目的］
そこで、本発明は、金属配線（ヒューズ要素）の腐食進行を阻止することにより、バッファ入力のフローティング状態を回避してヒューズ回路の信頼性向上を図ることを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決する第１の発明は、一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、一方の端がＧＮＤに接続され、他端が前記ノードに接続されるヒューズ要素と、前記ノードとその入力が接続されるバッファと、を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、前記ヒューズ要素は、複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止する拡散層とから構成され、前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするものである。
また、上記課題を解決する第２の発明は、一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、一方の端がＧＮＤに接続され、他端が前記ノードに接続されるヒューズ要素と、前記ノードとその入力が接続されるバッファと、を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、前記ヒューズ要素は、複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止するポリシリコンとから構成され、前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするものである。
また、上記課題を解決する第３の発明は、上記第１又は第２の発明の構成に加え、前記ヒューズ要素が切断されない場合は第１のレベルの信号を出力し、前記ヒューズ要素が切断される場合には第２のレベルの信号を出力することを特徴とするものである。
また、上記課題を解決する第４の発明は、上記第１から第３の発明のいずれかの構成のヒューズ回路を備えたことを特徴とするものである。
また、上記課題を解決する第５の発明は、常用ブロックと冗長ブロックとを備えた記憶セルアレイを有し、前記常用ブロックと前記冗長ブロックとを切り換える切換信号を出力する上記第１から第３の発明のいずれかの構成のヒューズ回路を備えたことを特徴とするものである。
【００１１】
【作用】
本発明では、ヒューズ要素としての金属配線に腐食が発生した場合、その腐食の進行が当該金属配線の端部（すなわち非金属で且つ導電性を有する材料からなる連結手段の部分）で阻止される。
従って、プルアップトランジスタとバッファ入力との間の接続が保たれるから、バッファ入力のフローティングが回避され、ヒューズ回路の信頼性向上が図られる。
【００１２】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
図１、図２は本発明に係るヒューズ回路及び半導体記憶装置の一実施例を示す図である。
図１において、４は半導体基板であり、半導体基板４には、従来例（図５）と同様にｐチャネルＭＯＳトランジスタ（以下、単に「ＭＯＳトランジスタ」と言う）１のドレイン領域としての拡散層５及びソース領域としての拡散層６が形成され、さらに、基板４上には、ゲート電極７が形成されている。
【００１３】
８ａ、８ｂ、８ｃは、絶縁層９に挟まれた第１〜第３の金属配線であり、中央に位置する第２の金属配線８ｂは、レーザによって溶断可能なヒューズ要素として用いられる。なお、図では簡略化しているが、これらの金属配線８ａ〜８ｃは、多層構造の上層側（すなわちチップ表面に近い層）に位置する配線層に形成される。
【００１４】
ここで、第１〜第３の金属配線８ａ〜８ｃの下層には、非金属で且つ導電性を有する材料からなる連結手段に相当する「第１及び第２のポリシリコン１０ａ、１０ｂ」が形成されており、第１のポリシリコン１０ａは第１の金属配線８ａと第２の金属配線８ｂとの間に、また、第２のポリシリコン１０ｂは第２の金属配線８ｂと第３の金属配線８ｃとの間にそれぞれ介在している。
【００１５】
すなわち、レーザ溶断可能なヒューズ要素としての第２の金属配線８ｂの一端が、第２のポリシリコン１０ｂ及び第３の金属配線８ｃを介してグランドＧＮＤに接続され、当該第２の金属配線８ｂの他端が、第１のポリシリコン１０ａ及び第１の金属配線８ａを介して、ＭＯＳトランジスタ１のソース（拡散層６）及びバッファ３の入力（すなわちノードＮ）に接続されている。
【００１６】
図２は、チップ表面から見た平面構造図で、チップ表面に近い配線層に形成された第１〜第３の金属配線８ａ、８ｂ、８ｃと、それよりも下層に形成された第１及び第２のポリシリコン１０ａ、１０ｂとの間がコンタクトホール１１ａ〜１１ｆによって接続されている。
このような構造において、第２の金属配線８ｂの非溶断時には、第１の金属配線８ａ、第１のポリシリコン１０ａ、第２の金属配線８ｂ、第２のポリシリコン１０ｂ及び第３の金属配線８ｃを介して、ノードＮとグランド間が接続され、その接続抵抗は、第１〜第３の金属配線８ａ〜８ｃと、第１及び第２のポリシリコン１０ａ、１０ｂとの合成線路抵抗ΣＲで与えられる。かかる非溶断時におけるノードＮの電位Ｖｎｏｄｅ（Ｌ） は、Ｌレベル相当の電位（例えばＣＭＯＳの入力論理レベルで＋１．５Ｖ）以下でなければならない。ここで、Ｖｎｏｄｅ（Ｌ） は次式▲１▼で与えられる。
【００１７】
Ｖｎｏｄｅ（Ｌ） ＝〔ＶＣＣ／（ＲＯＮ＋ΣＲ）〕×ΣＲ ……▲１▼
但し、ＲＯＮ：ＭＯＳトランジスタ１のオン抵抗
従って、非溶断時のバッファ３の出力レベルを正しいレベル（Ｈレベル）に保つには、ΣＲの値を可能な限り小さくする必要があり、これには、第１及び第２のポリシリコン１０ａ、１０ｂをできるだけ短かく形成すると共に、その断面積をできるだけ大きくするのが望ましい。
【００１８】
一方、チップ表面にレーザ光を照射すると、絶縁層９に穴９ａが開き、第２の金属配線８ｂが溶断される。冒頭でも述べたように、この穴９ａに水分が侵入した場合、穴９ａの内部に露出する第２の金属配線８ｂに腐食が生じることがあるが、本実施例では、第２の金属配線８ｂだけの腐食に留めおくことができ、第１の金属配線８ａや第３の金属配線８ｃへの波及を回避できる。この理由は、第２の金属配線８ｂと第１の金属配線８ａ及び第３の金属配線８ｃとの間に、腐食し難い非金属材料である第１及び第２のポリシリコン１０ａ、１０ｂを介在させているからである。
【００１９】
従って、本実施例では、穴９ａより侵入した水分によって第２の金属配線８ｂ（ヒューズ要素）に腐食が生じた場合でも、バッファ３の出力信号のレベルを正しくＬレベルに保つことができ、耐環境性に優れた半導体集積回路を提供することができる。
なお、図１の実施例では、ヒューズ要素としての第２の金属配線８ｂの両端にポリシリコンを接続しているが、これに限るものではない。グランド側の第２のポリシリコン１０ｂを省くことができる。すなわち、第２の金属配線８ｂと第３の金属配線８ｃとを直結してもよい。これは、第３の金属配線８ｃを必要とするときは、ヒューズ要素の非溶断時であり、このときは、穴９ａが穿設されない（腐食の心配がない）からである。尤も、第３の金属配線８ｃの先に何等かのデバイスがつながっていると、当該デバイスへの腐食の影響が否定できないため、第２のポリシリコン１０ｂは残しておいた方が望ましい。
【００２０】
また、図１の実施例では、非金属で且つ導電性を有する材料からなる連結手段として「ポリシリコン」を使用しているが、例えば、図３に示すように、半導体基板４に形成した第１及び第２の拡散層１２、１３を使用してもよい。
すなわち、第１及び第２の拡散層１２、１３は、ｐ型又はｎ型の不純物半導体を半導体基板４にドーピングして形成するものであり、かかる不純物半導体は、非金属で且つ導電性を有する材料であるから、図１の実施例と同様な作用効果を得ることができる。
【００２１】
【発明の効果】
本発明によれば、ヒューズ要素としての金属配線の少なくとも一部を、非金属で且つ導電性を有する材料からなる拡散層又はポリシリコンで接続したので、この拡散層又はポリシリコンによって金属配線の腐食進行を阻止でき、バッファ入力のフローティング状態を回避してヒューズ回路の信頼性向上を図ることができる。
【図面の簡単な説明】
【図１】一実施例の断面構造図である。
【図２】一実施例の平面構造図である。
【図３】一実施例の他の断面構造図である。
【図４】ヒューズ回路の回路図である。
【図５】従来例の断面構造図である。
【符号の説明】
１：ＭＯＳトランジスタ（プルアップトランジスタ）
３：バッファ
４：半導体基板
８ｂ：第２の金属配線（金属配線）
１０ａ：第１のポリシリコン（連結手段）
Ｎ：ノード
ＶＣＣ：電源
１２：第１の拡散層（連結手段）
【産業上の利用分野】
本発明は、レーザ溶断型のヒューズ要素を有するヒューズ回路及び半導体記憶装置に関し、特に、ヒューズ要素を金属配線層で形成するヒューズ回路及び半導体記憶装置に関する。
例えば、大規模な半導体記憶装置では、記憶セルアレイを複数のブロックに分割して、少なくとも、そのうちの１つのブロックを冗長用記憶セルアレイとして使用し、欠陥セルを含むブロックと冗長用ブロックとを置換することにより、欠陥を救済して歩留りの改善を図る。
【０００２】
ヒューズ要素は、常用ブロック毎に設けられている。任意のヒューズ要素をレーザ溶断すると、当該ヒューズ要素に対応する１つの常用ブロックが冗長用ブロックと置換されるようになっている。
ここで、今までのヒューズ要素はポリシリコンを用いたものが主流であったが、多層構造の半導体集積回路では、ポリシリコンの代わりに金属配線層（一般にメタル）が用いられるようになってきた。
【０００３】
多層構造では、半導体基板に近い層にポリシリコンが形成され、その上層に金属配線層が形成されるが、チップ表面から見て深層に位置するポリシリコン上には、厚い絶縁膜が形成されているためにレーザ光が拡散しやすく、安定してポリシリコンを溶断することは困難である。因みに、ポリシリコン上の絶縁膜の厚さは、エッチングでコントロール可能であるが、そのエッチング量を微妙に調整することはプロセス上容易ではない。
【０００４】
また、ポリシリコンの形成には高温のプロセスが必要であり、プロセス温度が低い金属配線層よりも先に形成しなければならないから、金属配線よりも上層にポリシリコンを形成することは一般的でない。
【０００５】
【従来の技術】
図４は、ヒューズ回路の回路図であり、ヒューズ回路は、電源ＶＣＣ（ここでは＋電源）とグランドＧＮＤ間に、ｐチャネルＭＯＳトランジスタ（以下、単に「ＭＯＳトランジスタ」と言う）１とヒューズ要素２とを直列接続し、その接続ノードＮの電位をバッファ３で２値レベルに変換して取り出している。
【０００６】
ＭＯＳトランジスタ１のドレインはＶＣＣに、ソースはノードＮに、また、ゲートはＧＮＤに接続されており、このＭＯＳトランジスタ１は、常時オン状態のプルアップトランジスタとして動作する。
このような構成において、ヒューズ要素２が非切断の場合には、ノードＮはＧＮＤ電位であり、バッファ３からはＨレベルの信号が取り出されるが、ヒューズ要素２が切断状態の場合には、ノードＮがＶＣＣにプルアップされ、バッファ３からはＬレベルの信号が取り出されるから、この信号を、例えば記憶セルアレイの常用ブロックと冗長用ブロックとの切換え信号に用いることができる。
【０００７】
図５は、従来のヒューズ回路の断面構造図である。なお、図５において、図４と共通する要素には、同一の符号を付してある。
４は半導体基板であり、半導体基板４にはＭＯＳトランジスタ１のドレイン領域としての拡散層５及びソース領域としての拡散層６が形成され、さらに、基板４上には、ゲート電極７が形成されている。
【０００８】
８は絶縁層９に挟まれた金属配線であり、図では簡略化しているが、この金属配線８は、多層構造の上層側に位置する配線層に形成される。
このような断面構造において、チップ表面の所定位置にレーザ光を照射すると、絶縁層９に穴９ａが開けられるが、レーザ光の照射エネルギーとその照射時間を適正化して穴９ａの深さを金属配線８よりも若干深めに設定すれば、金属配線８を溶断でき、この金属配線８をヒューズ要素２として使用することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、かかる従来のヒューズ回路及び半導体記憶装置にあっては、穴９ａの溶断箇所からＭＯＳトランジスタ１及びバッファ３に至るまでの間で、金属配線８が一体的につながっていたため、例えば、穴９ａに侵入した水分によって金属配線８に腐食が生じ、その腐食が×印で示す地点Ａ付近まで進行した場合には、バッファ３の入力がフローティング状態となってバッファ３から正しい信号が出力されなくなるという問題点があった。
［目的］
そこで、本発明は、金属配線（ヒューズ要素）の腐食進行を阻止することにより、バッファ入力のフローティング状態を回避してヒューズ回路の信頼性向上を図ることを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決する第１の発明は、一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、一方の端がＧＮＤに接続され、他端が前記ノードに接続されるヒューズ要素と、前記ノードとその入力が接続されるバッファと、を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、前記ヒューズ要素は、複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止する拡散層とから構成され、前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするものである。
また、上記課題を解決する第２の発明は、一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、一方の端がＧＮＤに接続され、他端が前記ノードに接続されるヒューズ要素と、前記ノードとその入力が接続されるバッファと、を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、前記ヒューズ要素は、複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止するポリシリコンとから構成され、前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするものである。
また、上記課題を解決する第３の発明は、上記第１又は第２の発明の構成に加え、前記ヒューズ要素が切断されない場合は第１のレベルの信号を出力し、前記ヒューズ要素が切断される場合には第２のレベルの信号を出力することを特徴とするものである。
また、上記課題を解決する第４の発明は、上記第１から第３の発明のいずれかの構成のヒューズ回路を備えたことを特徴とするものである。
また、上記課題を解決する第５の発明は、常用ブロックと冗長ブロックとを備えた記憶セルアレイを有し、前記常用ブロックと前記冗長ブロックとを切り換える切換信号を出力する上記第１から第３の発明のいずれかの構成のヒューズ回路を備えたことを特徴とするものである。
【００１１】
【作用】
本発明では、ヒューズ要素としての金属配線に腐食が発生した場合、その腐食の進行が当該金属配線の端部（すなわち非金属で且つ導電性を有する材料からなる連結手段の部分）で阻止される。
従って、プルアップトランジスタとバッファ入力との間の接続が保たれるから、バッファ入力のフローティングが回避され、ヒューズ回路の信頼性向上が図られる。
【００１２】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
図１、図２は本発明に係るヒューズ回路及び半導体記憶装置の一実施例を示す図である。
図１において、４は半導体基板であり、半導体基板４には、従来例（図５）と同様にｐチャネルＭＯＳトランジスタ（以下、単に「ＭＯＳトランジスタ」と言う）１のドレイン領域としての拡散層５及びソース領域としての拡散層６が形成され、さらに、基板４上には、ゲート電極７が形成されている。
【００１３】
８ａ、８ｂ、８ｃは、絶縁層９に挟まれた第１〜第３の金属配線であり、中央に位置する第２の金属配線８ｂは、レーザによって溶断可能なヒューズ要素として用いられる。なお、図では簡略化しているが、これらの金属配線８ａ〜８ｃは、多層構造の上層側（すなわちチップ表面に近い層）に位置する配線層に形成される。
【００１４】
ここで、第１〜第３の金属配線８ａ〜８ｃの下層には、非金属で且つ導電性を有する材料からなる連結手段に相当する「第１及び第２のポリシリコン１０ａ、１０ｂ」が形成されており、第１のポリシリコン１０ａは第１の金属配線８ａと第２の金属配線８ｂとの間に、また、第２のポリシリコン１０ｂは第２の金属配線８ｂと第３の金属配線８ｃとの間にそれぞれ介在している。
【００１５】
すなわち、レーザ溶断可能なヒューズ要素としての第２の金属配線８ｂの一端が、第２のポリシリコン１０ｂ及び第３の金属配線８ｃを介してグランドＧＮＤに接続され、当該第２の金属配線８ｂの他端が、第１のポリシリコン１０ａ及び第１の金属配線８ａを介して、ＭＯＳトランジスタ１のソース（拡散層６）及びバッファ３の入力（すなわちノードＮ）に接続されている。
【００１６】
図２は、チップ表面から見た平面構造図で、チップ表面に近い配線層に形成された第１〜第３の金属配線８ａ、８ｂ、８ｃと、それよりも下層に形成された第１及び第２のポリシリコン１０ａ、１０ｂとの間がコンタクトホール１１ａ〜１１ｆによって接続されている。
このような構造において、第２の金属配線８ｂの非溶断時には、第１の金属配線８ａ、第１のポリシリコン１０ａ、第２の金属配線８ｂ、第２のポリシリコン１０ｂ及び第３の金属配線８ｃを介して、ノードＮとグランド間が接続され、その接続抵抗は、第１〜第３の金属配線８ａ〜８ｃと、第１及び第２のポリシリコン１０ａ、１０ｂとの合成線路抵抗ΣＲで与えられる。かかる非溶断時におけるノードＮの電位Ｖｎｏｄｅ（Ｌ） は、Ｌレベル相当の電位（例えばＣＭＯＳの入力論理レベルで＋１．５Ｖ）以下でなければならない。ここで、Ｖｎｏｄｅ（Ｌ） は次式▲１▼で与えられる。
【００１７】
Ｖｎｏｄｅ（Ｌ） ＝〔ＶＣＣ／（ＲＯＮ＋ΣＲ）〕×ΣＲ ……▲１▼
但し、ＲＯＮ：ＭＯＳトランジスタ１のオン抵抗
従って、非溶断時のバッファ３の出力レベルを正しいレベル（Ｈレベル）に保つには、ΣＲの値を可能な限り小さくする必要があり、これには、第１及び第２のポリシリコン１０ａ、１０ｂをできるだけ短かく形成すると共に、その断面積をできるだけ大きくするのが望ましい。
【００１８】
一方、チップ表面にレーザ光を照射すると、絶縁層９に穴９ａが開き、第２の金属配線８ｂが溶断される。冒頭でも述べたように、この穴９ａに水分が侵入した場合、穴９ａの内部に露出する第２の金属配線８ｂに腐食が生じることがあるが、本実施例では、第２の金属配線８ｂだけの腐食に留めおくことができ、第１の金属配線８ａや第３の金属配線８ｃへの波及を回避できる。この理由は、第２の金属配線８ｂと第１の金属配線８ａ及び第３の金属配線８ｃとの間に、腐食し難い非金属材料である第１及び第２のポリシリコン１０ａ、１０ｂを介在させているからである。
【００１９】
従って、本実施例では、穴９ａより侵入した水分によって第２の金属配線８ｂ（ヒューズ要素）に腐食が生じた場合でも、バッファ３の出力信号のレベルを正しくＬレベルに保つことができ、耐環境性に優れた半導体集積回路を提供することができる。
なお、図１の実施例では、ヒューズ要素としての第２の金属配線８ｂの両端にポリシリコンを接続しているが、これに限るものではない。グランド側の第２のポリシリコン１０ｂを省くことができる。すなわち、第２の金属配線８ｂと第３の金属配線８ｃとを直結してもよい。これは、第３の金属配線８ｃを必要とするときは、ヒューズ要素の非溶断時であり、このときは、穴９ａが穿設されない（腐食の心配がない）からである。尤も、第３の金属配線８ｃの先に何等かのデバイスがつながっていると、当該デバイスへの腐食の影響が否定できないため、第２のポリシリコン１０ｂは残しておいた方が望ましい。
【００２０】
また、図１の実施例では、非金属で且つ導電性を有する材料からなる連結手段として「ポリシリコン」を使用しているが、例えば、図３に示すように、半導体基板４に形成した第１及び第２の拡散層１２、１３を使用してもよい。
すなわち、第１及び第２の拡散層１２、１３は、ｐ型又はｎ型の不純物半導体を半導体基板４にドーピングして形成するものであり、かかる不純物半導体は、非金属で且つ導電性を有する材料であるから、図１の実施例と同様な作用効果を得ることができる。
【００２１】
【発明の効果】
本発明によれば、ヒューズ要素としての金属配線の少なくとも一部を、非金属で且つ導電性を有する材料からなる拡散層又はポリシリコンで接続したので、この拡散層又はポリシリコンによって金属配線の腐食進行を阻止でき、バッファ入力のフローティング状態を回避してヒューズ回路の信頼性向上を図ることができる。
【図面の簡単な説明】
【図１】一実施例の断面構造図である。
【図２】一実施例の平面構造図である。
【図３】一実施例の他の断面構造図である。
【図４】ヒューズ回路の回路図である。
【図５】従来例の断面構造図である。
【符号の説明】
１：ＭＯＳトランジスタ（プルアップトランジスタ）
３：バッファ
４：半導体基板
８ｂ：第２の金属配線（金属配線）
１０ａ：第１のポリシリコン（連結手段）
Ｎ：ノード
ＶＣＣ：電源
１２：第１の拡散層（連結手段）
Claims (5)
- 一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、
一方の端がＧＮＤに接続され、他端が前記ノードに接続されるヒューズ要素と、
前記ノードとその入力が接続されるバッファと、
を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、
前記ヒューズ要素は、
複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止する拡散層とから構成され、
前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするヒューズ回路。 - 一方の端が電源に接続され、他端が所定のノードに接続されるスイッチ回路と、
一方の端がＧＮＤに接続され、他端が前記ノードに接続されるヒューズ要素と、
前記ノードとその入力が接続されるバッファと、
を有し、前記ヒューズ要素を切断することにより前記バッファの出力から冗長切断信号を出力するヒューズ回路において、
前記ヒューズ要素は、
複数の金属配線と、該複数の金属配線の少なくとも一部が接続され、半導体基板上に形成されるとともに前記ヒューズ要素切断によって生じる腐食進行を阻止するポリシリコンとから構成され、
前記ヒューズ要素の他端に接続される前記金属配線が、前記バッファの入力と前記スイッチ回路の他端に接続されることを特徴とするヒューズ回路。 - 前記ヒューズ要素が切断されない場合は第１のレベルの信号を出力し、
前記ヒューズ要素が切断される場合には第２のレベルの信号を出力することを特徴とする請求項１又は２に記載のヒューズ回路。 - 請求項１から３のいずれかに記載のヒューズ回路を備えたことを特徴とする半導体記憶装置。
- 常用ブロックと冗長ブロックとを備えた記憶セルアレイを有し、
前記常用ブロックと前記冗長ブロックとを切り換える切換信号を出力する請求項１から３のいずれかに記載のヒューズ回路を備えたことを特徴とする半導体装置。
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