JPH1117018A - フューズ装置および半導体記憶装置 - Google Patents
フューズ装置および半導体記憶装置Info
- Publication number
- JPH1117018A JPH1117018A JP9172256A JP17225697A JPH1117018A JP H1117018 A JPH1117018 A JP H1117018A JP 9172256 A JP9172256 A JP 9172256A JP 17225697 A JP17225697 A JP 17225697A JP H1117018 A JPH1117018 A JP H1117018A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- common electrode
- conductive layer
- circuit
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 従来の櫛状フューズパターンにあっては、フ
ューズのピッチおよび長さがプロセスおよびレーザーの
加工精度に依存しており、このパターンのままでは最小
占有面積に限界があり、チップ内で占める面積が比較的
大きいため、より占有面積の小さなフューズが望まれて
いた。 【解決手段】 複数のフューズを構成する導電層パター
ンを、１つの導電層からなり１本の共通電極を中心にそ
れぞれ外側に突出する枝を有するような形状とし、かつ
フューズ切断加工用の開口部は上記共通電極が中央に来
るような位置関係をもって形成するようにした。
ューズのピッチおよび長さがプロセスおよびレーザーの
加工精度に依存しており、このパターンのままでは最小
占有面積に限界があり、チップ内で占める面積が比較的
大きいため、より占有面積の小さなフューズが望まれて
いた。 【解決手段】 複数のフューズを構成する導電層パター
ンを、１つの導電層からなり１本の共通電極を中心にそ
れぞれ外側に突出する枝を有するような形状とし、かつ
フューズ切断加工用の開口部は上記共通電極が中央に来
るような位置関係をもって形成するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには半導体チップ上に形成されるフューズのパタ
ーンに関し、例えば半導体記憶装置の冗長回路における
不良アドレスの設定に用いられるフューズに利用して有
効な技術に関する。
術さらには半導体チップ上に形成されるフューズのパタ
ーンに関し、例えば半導体記憶装置の冗長回路における
不良アドレスの設定に用いられるフューズに利用して有
効な技術に関する。
【０００２】
【従来の技術】従来、ダイナミックＲＡＭ等の半導体メ
モリの冗長回路においては、不良アドレスの設定にフュ
ーズが使用されている。図６は従来のＤＲＡＭにおける
一般的な不良アドレス設定用フューズのパターン例を示
す。
モリの冗長回路においては、不良アドレスの設定にフュ
ーズが使用されている。図６は従来のＤＲＡＭにおける
一般的な不良アドレス設定用フューズのパターン例を示
す。
【０００３】同図において、櫛状のフューズパターンＦ
の歯の部分ｆ１，ｆ２，‥‥ｆｎがポリシリコン等の導
電層で、また背の部分に当たる共通電極ｆｃが歯の部分
とは異なる導電層で形成されているとともに、上記櫛状
パターンＦと重なるように長方形の開口部ＯＰが半導体
チップ表面を覆うパッシベーション膜に形成される。そ
して、この開口部ＯＰより露出しているフューズパター
ンＦの歯の部分ｆ１，ｆ２，‥‥ｆｎを、レーザービー
ム等を用いて切断するか切断しないかで不良アドレスの
設定が行なわれる。なお、各フューズが切断されている
か切断されていないかを検出して、その状態に応じた信
号を出力する制御回路は、図６において符号ＣＣで示さ
れているような個所に形成される。
の歯の部分ｆ１，ｆ２，‥‥ｆｎがポリシリコン等の導
電層で、また背の部分に当たる共通電極ｆｃが歯の部分
とは異なる導電層で形成されているとともに、上記櫛状
パターンＦと重なるように長方形の開口部ＯＰが半導体
チップ表面を覆うパッシベーション膜に形成される。そ
して、この開口部ＯＰより露出しているフューズパター
ンＦの歯の部分ｆ１，ｆ２，‥‥ｆｎを、レーザービー
ム等を用いて切断するか切断しないかで不良アドレスの
設定が行なわれる。なお、各フューズが切断されている
か切断されていないかを検出して、その状態に応じた信
号を出力する制御回路は、図６において符号ＣＣで示さ
れているような個所に形成される。
【０００４】
【発明が解決しようとする課題】図６に示すように、各
フューズ部ｆ１，ｆ２，‥‥ｆｎが横一列に配置された
櫛状フューズパターンにあっては、フューズのピッチｐ
および長さｌがプロセスおよびレーザーの加工精度に依
存しており、このパターンのままでは最小占有面積に限
界があり、チップ内で占める面積が比較的大きいため、
より占有面積の小さなフューズが望まれていた。また、
背の部分と歯の部分が異なる導電層により構成されてい
るため、合わせずれの分だけ長さｌが長くなっていた。
フューズ部ｆ１，ｆ２，‥‥ｆｎが横一列に配置された
櫛状フューズパターンにあっては、フューズのピッチｐ
および長さｌがプロセスおよびレーザーの加工精度に依
存しており、このパターンのままでは最小占有面積に限
界があり、チップ内で占める面積が比較的大きいため、
より占有面積の小さなフューズが望まれていた。また、
背の部分と歯の部分が異なる導電層により構成されてい
るため、合わせずれの分だけ長さｌが長くなっていた。
【０００５】この発明の目的は、複数のフューズを必要
とする半導体集積回路装置においてより占有面積の小さ
なフューズを構成可能な技術を提供することにある。
とする半導体集積回路装置においてより占有面積の小さ
なフューズを構成可能な技術を提供することにある。
【０００６】この発明の他の目的は、冗長回路を構成す
る不良アドレス設定回路の占有面積の小さな半導体記憶
装置を提供することにある。
る不良アドレス設定回路の占有面積の小さな半導体記憶
装置を提供することにある。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００９】すなわち、複数のフューズを構成する導電
層パターンを、１つの導電層からなり１本の共通電極を
中心にそれぞれ外側に突出する枝を有するような形状と
し、かつフューズ切断加工用の開口部は上記共通電極が
中央に来るような位置関係をもって形成する。そして、
各フューズが切断されているか切断されていないかを検
出して、その状態に応じた信号を出力する回路は、上記
共通電極を挟んで上記枝の外側にそれぞれ配置するよう
にした。
層パターンを、１つの導電層からなり１本の共通電極を
中心にそれぞれ外側に突出する枝を有するような形状と
し、かつフューズ切断加工用の開口部は上記共通電極が
中央に来るような位置関係をもって形成する。そして、
各フューズが切断されているか切断されていないかを検
出して、その状態に応じた信号を出力する回路は、上記
共通電極を挟んで上記枝の外側にそれぞれ配置するよう
にした。
【００１０】上記した手段によれば、フューズ全体が１
つの導電層からなりかつフューズを構成する各枝部が共
通電極の両側に設けられているため、各枝部が共通電極
の一方の側に設けられている櫛状パターンに比べて、フ
ューズおよびそれを含む不良アドレス設定回路全体の占
有面積が少なくて済むようになる。
つの導電層からなりかつフューズを構成する各枝部が共
通電極の両側に設けられているため、各枝部が共通電極
の一方の側に設けられている櫛状パターンに比べて、フ
ューズおよびそれを含む不良アドレス設定回路全体の占
有面積が少なくて済むようになる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１２】図１は、本発明に係るフューズおよびその
周辺回路（例えば不良アドレス設定回路）の平面レイア
ウト構成の一例を示す。図において、符号Ｆで示されて
いるのは、複数のフューズを構成する導電層パターン
で、この実施例では１本の共通電極ｆｃを中心にそれぞ
れ外側に突出する枝ｆ１１，ｆ２１；ｆ１２，ｆ２２；
‥‥ｆ１ｎ，ｆ２ｎを有するような形状とされ、かつパ
ッシベーション膜に設けられるフューズ切断加工用の開
口部ＯＰは上記共通電極ｆｃが中央に来るように配置さ
れている。そして、各フューズ（枝ｆ１１，ｆ２１〜ｆ
１ｎ，ｆ２ｎ）が切断されているか切断されていないか
を検出して、その状態に応じた信号を出力する制御回路
ＣＣは、上記共通電極ｆｃを挟んで上記枝ｆ１１，ｆ２
１〜ｆ１ｎ，ｆ２ｎの外側にそれぞれ配置されている。
周辺回路（例えば不良アドレス設定回路）の平面レイア
ウト構成の一例を示す。図において、符号Ｆで示されて
いるのは、複数のフューズを構成する導電層パターン
で、この実施例では１本の共通電極ｆｃを中心にそれぞ
れ外側に突出する枝ｆ１１，ｆ２１；ｆ１２，ｆ２２；
‥‥ｆ１ｎ，ｆ２ｎを有するような形状とされ、かつパ
ッシベーション膜に設けられるフューズ切断加工用の開
口部ＯＰは上記共通電極ｆｃが中央に来るように配置さ
れている。そして、各フューズ（枝ｆ１１，ｆ２１〜ｆ
１ｎ，ｆ２ｎ）が切断されているか切断されていないか
を検出して、その状態に応じた信号を出力する制御回路
ＣＣは、上記共通電極ｆｃを挟んで上記枝ｆ１１，ｆ２
１〜ｆ１ｎ，ｆ２ｎの外側にそれぞれ配置されている。
【００１３】なお、図１においては、枝部ｆ１１，ｆ２
１；ｆ１２，ｆ２２；‥‥ｆ１ｎ，ｆ２ｎを共通電極ｆ
ｃと直角の方向に突出させた場合を示したが、図２
（ａ）に示すように斜め方向に突出させるようにしても
よい。この場合、枝同士の間隔を図１の実施例のピッチ
ｐと同一、従って各枝部のピッチｐ’を図１実施例にお
けるピッチｐよりも広くする（ｐ’＞ｐ）のが望まし
い。これにより、図２（ａ）の実施例のフューズパター
ンは、図１の実施例のパターンに比べて横方向の長さは
長くなるが、縦方向の長さは短くすることができる。従
って、周辺回路のレイアウトに合わせて図１または図２
（ａ）のパターンを使い分けることによって無駄なスペ
ースをなくしチップ全体としての占有面積を低減させる
ことができる。さらに、図１のフューズパターンの変形
例として、図２（ｂ）のように両側の枝部を互い違いに
突出させるようにしてもよい。
１；ｆ１２，ｆ２２；‥‥ｆ１ｎ，ｆ２ｎを共通電極ｆ
ｃと直角の方向に突出させた場合を示したが、図２
（ａ）に示すように斜め方向に突出させるようにしても
よい。この場合、枝同士の間隔を図１の実施例のピッチ
ｐと同一、従って各枝部のピッチｐ’を図１実施例にお
けるピッチｐよりも広くする（ｐ’＞ｐ）のが望まし
い。これにより、図２（ａ）の実施例のフューズパター
ンは、図１の実施例のパターンに比べて横方向の長さは
長くなるが、縦方向の長さは短くすることができる。従
って、周辺回路のレイアウトに合わせて図１または図２
（ａ）のパターンを使い分けることによって無駄なスペ
ースをなくしチップ全体としての占有面積を低減させる
ことができる。さらに、図１のフューズパターンの変形
例として、図２（ｂ）のように両側の枝部を互い違いに
突出させるようにしてもよい。
【００１４】図３は、上記フューズ形成部のより具体的
な実施例として、開口部ＯＰの周囲に切断時に融けて飛
散したフューズ材料による周辺回路構成素子への悪影響
を防止するためのガードリング領域を設けた場合の一実
施例を示す平面拡大説明図、図４は図３におけるＡ−Ａ
線に沿った構造を示す断面図である。図３は図４におけ
るＢ−Ｂ線に沿った断面を示す。なお、図３において
は、図面が複雑になって見づらくなるのを回避するた
め、フューズＦの枝部として２本ずつ示したが、発明の
実施に当たってはそれぞれ必要な本数の枝部が設けられ
る。
な実施例として、開口部ＯＰの周囲に切断時に融けて飛
散したフューズ材料による周辺回路構成素子への悪影響
を防止するためのガードリング領域を設けた場合の一実
施例を示す平面拡大説明図、図４は図３におけるＡ−Ａ
線に沿った構造を示す断面図である。図３は図４におけ
るＢ−Ｂ線に沿った断面を示す。なお、図３において
は、図面が複雑になって見づらくなるのを回避するた
め、フューズＦの枝部として２本ずつ示したが、発明の
実施に当たってはそれぞれ必要な本数の枝部が設けられ
る。
【００１５】図３および図４において、１は単結晶シリ
コンのような半導体基板、２は半導体基板１の表面に形
成されたフィールド酸化膜、３は半導体基板上を覆うよ
うに形成された絶縁膜で、この絶縁膜３は図４では１つ
の膜のように示されているが、実際のデバイスでは酸化
シリコン膜や窒化シリコン膜、ＰＳＧ膜その他半導体プ
ロセスで一般的に使用される複数の絶縁膜が積層された
ものとして構成される。そして、上記絶縁膜３に形成さ
れた開口部ＯＰの底部にフューズＦを構成する導電層が
露出している。この導電層は、特に制限されないが、こ
の実施例ではＴｉＮ（チタンナイトライド）により構成
されている。この実施例はＤＲＡＭに適用したものであ
り、ＴｉＮ層は、図示しないメモリアレイ部においてα
線によるソフトエラーを防止すべくメモリセルの上方に
形成される保護層として形成されるものである。
コンのような半導体基板、２は半導体基板１の表面に形
成されたフィールド酸化膜、３は半導体基板上を覆うよ
うに形成された絶縁膜で、この絶縁膜３は図４では１つ
の膜のように示されているが、実際のデバイスでは酸化
シリコン膜や窒化シリコン膜、ＰＳＧ膜その他半導体プ
ロセスで一般的に使用される複数の絶縁膜が積層された
ものとして構成される。そして、上記絶縁膜３に形成さ
れた開口部ＯＰの底部にフューズＦを構成する導電層が
露出している。この導電層は、特に制限されないが、こ
の実施例ではＴｉＮ（チタンナイトライド）により構成
されている。この実施例はＤＲＡＭに適用したものであ
り、ＴｉＮ層は、図示しないメモリアレイ部においてα
線によるソフトエラーを防止すべくメモリセルの上方に
形成される保護層として形成されるものである。
【００１６】図３および図４に示すように、ガードリン
グ領域は、上記開口部ＯＰを囲むようにその周囲の絶縁
膜３内に形成されており、１層目のメタル層Ｍ１，２層
目のメタル層Ｍ２，３層目のメタル層Ｍ３およびメタル
層Ｍ１と半導体基板表面との間の絶縁膜に形成されたコ
ンタクトホールＣＯＮＴ内に充填された結合体としての
メタルと、メタル層Ｍ２とメタル層Ｍ１との間の絶縁膜
に形成されたスルーホールＴＨ１内に充填されたメタル
と、メタル層Ｍ２とメタル層Ｍ３との間の絶縁膜に形成
されたスルーホールＴＨ２内に充填されたメタルとによ
りガードリングが構成されている。なお、この実施例で
は、フューズＦとスルーホールＴＨ１とが交差するた
め、図３に示すように、スルーホールＴＨ１は完全な環
状ではなくフューズＦと交差する部位で途切れるように
形成されている。
グ領域は、上記開口部ＯＰを囲むようにその周囲の絶縁
膜３内に形成されており、１層目のメタル層Ｍ１，２層
目のメタル層Ｍ２，３層目のメタル層Ｍ３およびメタル
層Ｍ１と半導体基板表面との間の絶縁膜に形成されたコ
ンタクトホールＣＯＮＴ内に充填された結合体としての
メタルと、メタル層Ｍ２とメタル層Ｍ１との間の絶縁膜
に形成されたスルーホールＴＨ１内に充填されたメタル
と、メタル層Ｍ２とメタル層Ｍ３との間の絶縁膜に形成
されたスルーホールＴＨ２内に充填されたメタルとによ
りガードリングが構成されている。なお、この実施例で
は、フューズＦとスルーホールＴＨ１とが交差するた
め、図３に示すように、スルーホールＴＨ１は完全な環
状ではなくフューズＦと交差する部位で途切れるように
形成されている。
【００１７】上記フューズＦの端部は、スルーホールＴ
Ｈ３にて３層目のメタル層からなる配線層４ａ，４ｂ等
に接続されており、この配線層４ａ，４ｂの他端は図１
の制御回路ＣＣに接続されている。また、特に制限され
ないが、この実施例では、半導体基板１の表面の上記ガ
ードリングに対応する位置にｎ型拡散層５が形成されて
おり、このｎ型拡散層５に上記コンタクトホールＣＯＮ
Ｔ内のメタルが接触されているとともに、メタル層Ｍ
１，Ｍ２，Ｍ３のいずれかが電源電圧Ｖｓｓ（接地電
位）を供給する電源ラインに接続されることで、ガード
リングが基板電位の給電部として機能するように構成さ
れている。
Ｈ３にて３層目のメタル層からなる配線層４ａ，４ｂ等
に接続されており、この配線層４ａ，４ｂの他端は図１
の制御回路ＣＣに接続されている。また、特に制限され
ないが、この実施例では、半導体基板１の表面の上記ガ
ードリングに対応する位置にｎ型拡散層５が形成されて
おり、このｎ型拡散層５に上記コンタクトホールＣＯＮ
Ｔ内のメタルが接触されているとともに、メタル層Ｍ
１，Ｍ２，Ｍ３のいずれかが電源電圧Ｖｓｓ（接地電
位）を供給する電源ラインに接続されることで、ガード
リングが基板電位の給電部として機能するように構成さ
れている。
【００１８】また、上記実施例では、フューズをメモリ
アレイ部を覆う保護層と同一のチタンナイトライド層で
形成しているため、プロセスの工程数を増加させること
なくフューズを形成できるとともに、チタンナイトライ
ド層よりも下層に来るポリシリコン層等を用いてフュー
ズを形成する場合に比べて、３層目のメタル層からなる
配線層４ａ，４ｂへの接続のための絶縁膜へのスルーホ
ールの形成が容易になるという利点がある。
アレイ部を覆う保護層と同一のチタンナイトライド層で
形成しているため、プロセスの工程数を増加させること
なくフューズを形成できるとともに、チタンナイトライ
ド層よりも下層に来るポリシリコン層等を用いてフュー
ズを形成する場合に比べて、３層目のメタル層からなる
配線層４ａ，４ｂへの接続のための絶縁膜へのスルーホ
ールの形成が容易になるという利点がある。
【００１９】図５はガードリング領域を周囲に有するフ
ューズ形成部の他の構造例を示す断面図である。この実
施例は、図３および図４の実施例におけるフューズＦの
端部を３層目のメタル層からなる配線層４ａ，４ｂへ引
き出すためのスルーホールＴＨ３を、１層目のメタル層
Ｍ１と２層目のメタル層Ｍ２ａを接続するスルーホール
ＴＨ１と、２層目のメタル層Ｍ２ｂと３層目のメタル層
Ｍ３を接続するスルーホールＴＨ２との間に配置させた
ものである。これによって、カードリング領域の幅を図
３および図４の実施例よりも広くなってしまうが、図３
および図４の実施例のようにスルーホールＴＨ１を、フ
ューズを構成する導電層と交差する個所で途切れさせる
必要がない。つまり、コンタクトホールＣＯＮＴ、スル
ーホールＴＨ１およびＴＨ２をすべて開口部ＯＰの周囲
に沿って連続して形成することができ、ガードリングと
しての機能をより確実に発揮させることができる。
ューズ形成部の他の構造例を示す断面図である。この実
施例は、図３および図４の実施例におけるフューズＦの
端部を３層目のメタル層からなる配線層４ａ，４ｂへ引
き出すためのスルーホールＴＨ３を、１層目のメタル層
Ｍ１と２層目のメタル層Ｍ２ａを接続するスルーホール
ＴＨ１と、２層目のメタル層Ｍ２ｂと３層目のメタル層
Ｍ３を接続するスルーホールＴＨ２との間に配置させた
ものである。これによって、カードリング領域の幅を図
３および図４の実施例よりも広くなってしまうが、図３
および図４の実施例のようにスルーホールＴＨ１を、フ
ューズを構成する導電層と交差する個所で途切れさせる
必要がない。つまり、コンタクトホールＣＯＮＴ、スル
ーホールＴＨ１およびＴＨ２をすべて開口部ＯＰの周囲
に沿って連続して形成することができ、ガードリングと
しての機能をより確実に発揮させることができる。
【００２０】図７には、上記フューズおよびその周辺の
制御回路の構成例が示されている。図７において、ｆｉ
が上記実施例における各枝部ｆ１１，ｆ２１〜ｆ１ｎ，
ｆ２ｎに相当するフューズで、ＶRDTは上記共通電極ｆ
ｃからなる電源端子である。この電源端子ＶRDTには電
源電圧Ｖｃｃのような電圧が印加される。また、Ｑ１〜
Ｑ４は各フューズごとに設けられる上記制御回路を構成
するＭＯＳＦＥＴである。このうちＭＯＳＦＥＴ Ｑ
１，Ｑ２はｎチャネル形で、上記フューズｆｉと電源端
子ＶRSTとの間に互い並列形態で接続され、一方のＭＯ
ＳＦＥＴ Ｑ１のゲート端子には、図示しない制御回路
から電源投入時等にフューズの切断状態の有無を検出す
るための確認信号ＡＣが入力されている。
制御回路の構成例が示されている。図７において、ｆｉ
が上記実施例における各枝部ｆ１１，ｆ２１〜ｆ１ｎ，
ｆ２ｎに相当するフューズで、ＶRDTは上記共通電極ｆ
ｃからなる電源端子である。この電源端子ＶRDTには電
源電圧Ｖｃｃのような電圧が印加される。また、Ｑ１〜
Ｑ４は各フューズごとに設けられる上記制御回路を構成
するＭＯＳＦＥＴである。このうちＭＯＳＦＥＴ Ｑ
１，Ｑ２はｎチャネル形で、上記フューズｆｉと電源端
子ＶRSTとの間に互い並列形態で接続され、一方のＭＯ
ＳＦＥＴ Ｑ１のゲート端子には、図示しない制御回路
から電源投入時等にフューズの切断状態の有無を検出す
るための確認信号ＡＣが入力されている。
【００２１】ＭＯＳＦＥＴ Ｑ３とＱ４は、電源端子Ｖ
RDT−ＶRST間に直列形態に接続されたｐチャネル形とｎ
チャネル形のＭＯＳＦＥＴで、インバータ回路を構成し
ており、入力端子すなわちＱ３，Ｑ４のゲート端子は上
記ＭＯＳＦＥＴ Ｑ１，Ｑ２とフューズｆｉとの接続ノ
ードＮｃに接続され、出力端子すなわちＱ３，Ｑ４の共
通ドレイン端子は上記ＭＯＳＦＥＴ Ｑ２のゲート端子
に接続され、ラッチ回路を構成するようにされている。
電源端子ＶRSTには電源電圧Ｖｓｓもしくはリセット信
号が印加可能にされている。
RDT−ＶRST間に直列形態に接続されたｐチャネル形とｎ
チャネル形のＭＯＳＦＥＴで、インバータ回路を構成し
ており、入力端子すなわちＱ３，Ｑ４のゲート端子は上
記ＭＯＳＦＥＴ Ｑ１，Ｑ２とフューズｆｉとの接続ノ
ードＮｃに接続され、出力端子すなわちＱ３，Ｑ４の共
通ドレイン端子は上記ＭＯＳＦＥＴ Ｑ２のゲート端子
に接続され、ラッチ回路を構成するようにされている。
電源端子ＶRSTには電源電圧Ｖｓｓもしくはリセット信
号が印加可能にされている。
【００２２】この実施例の制御回路は、電源投入時等に
ハイレベルの確認信号ＡＣが入力されると、ＭＯＳＦＥ
Ｔ Ｑ１がオンされ、このときフューズｆｉが切断され
ていなければノードＮｃの電位がハイレベル（Ｖｃｃ）
となり、フューズｆｉが切断されているとノードＮｃの
電位がロウレベル（Ｖｓｓ）となる。そして、この電位
がインバータ（Ｑ３，Ｑ４）によって反転されてＭＯＳ
ＦＥＴ Ｑ２のゲート端子にフィードバックされること
により、確認信号ＡＣがロウレベルに立ち下がった後も
確認時の状態を保持するように動作する。このとき、ノ
ードＮｃがロウレベルでＭＯＳＦＥＴ Ｑ２がオン状態
を維持してもフューズｆｉが切断されているため、貫通
電流は流れない。また、フューズｆｉが非切断状態であ
ってノードＮｃがハイレベルに維持されている場合であ
ってもＭＯＳＦＥＴ Ｑ２がオフ状態を維持しているた
め、貫通電流は流れない。
ハイレベルの確認信号ＡＣが入力されると、ＭＯＳＦＥ
Ｔ Ｑ１がオンされ、このときフューズｆｉが切断され
ていなければノードＮｃの電位がハイレベル（Ｖｃｃ）
となり、フューズｆｉが切断されているとノードＮｃの
電位がロウレベル（Ｖｓｓ）となる。そして、この電位
がインバータ（Ｑ３，Ｑ４）によって反転されてＭＯＳ
ＦＥＴ Ｑ２のゲート端子にフィードバックされること
により、確認信号ＡＣがロウレベルに立ち下がった後も
確認時の状態を保持するように動作する。このとき、ノ
ードＮｃがロウレベルでＭＯＳＦＥＴ Ｑ２がオン状態
を維持してもフューズｆｉが切断されているため、貫通
電流は流れない。また、フューズｆｉが非切断状態であ
ってノードＮｃがハイレベルに維持されている場合であ
ってもＭＯＳＦＥＴ Ｑ２がオフ状態を維持しているた
め、貫通電流は流れない。
【００２３】なお、半導体メモリにおいては、上記制御
回路はロウアドレス信号もしくはカラムアドレス信号の
ビット数と同一個数だけ設けられて不良アドレスの設定
回路を構成し、上記インバータ（Ｑ３，Ｑ４）の出力信
号は比較回路ＣＭＰに供給されてアドレス入力バッファ
ＡＢＦより供給される入力アドレス信号Ａｉと比較さ
れ、一致すると予備のメモリ行ＲＲＭを選択する選択信
号ＳＥが出力される。図７において、ＭＡＲＹはメモリ
アレイ、ＤＥＣはアドレスデコーダ、ＲＣＭは予備のメ
モリ列であり、図示しないがこの予備メモリ列に対して
も上記と同様な不良アドレス設定回路とアドレス比較回
路とからなる冗長回路が設けられる。
回路はロウアドレス信号もしくはカラムアドレス信号の
ビット数と同一個数だけ設けられて不良アドレスの設定
回路を構成し、上記インバータ（Ｑ３，Ｑ４）の出力信
号は比較回路ＣＭＰに供給されてアドレス入力バッファ
ＡＢＦより供給される入力アドレス信号Ａｉと比較さ
れ、一致すると予備のメモリ行ＲＲＭを選択する選択信
号ＳＥが出力される。図７において、ＭＡＲＹはメモリ
アレイ、ＤＥＣはアドレスデコーダ、ＲＣＭは予備のメ
モリ列であり、図示しないがこの予備メモリ列に対して
も上記と同様な不良アドレス設定回路とアドレス比較回
路とからなる冗長回路が設けられる。
【００２４】以上説明したように、上記実施例は、複数
のフューズを構成する導電層パターンを、１つの導電層
からなり１本の共通電極を中心にそれぞれ外側に突出す
る枝を有するような形状とし、かつフューズ切断加工用
の開口部は上記共通電極が中央に来るような位置関係を
もって配置するようにしたので、フューズ全体が１つの
導電層からなりかつフューズを構成する各枝部が共通電
極の両側に設けられているため、各枝部が共通電極の一
方の側に設けられている櫛歯状パターンに比べて、フュ
ーズおよびそれを含む不良アドレス設定回路全体の占有
面積が少なくて済むようになるという効果がある。
のフューズを構成する導電層パターンを、１つの導電層
からなり１本の共通電極を中心にそれぞれ外側に突出す
る枝を有するような形状とし、かつフューズ切断加工用
の開口部は上記共通電極が中央に来るような位置関係を
もって配置するようにしたので、フューズ全体が１つの
導電層からなりかつフューズを構成する各枝部が共通電
極の両側に設けられているため、各枝部が共通電極の一
方の側に設けられている櫛歯状パターンに比べて、フュ
ーズおよびそれを含む不良アドレス設定回路全体の占有
面積が少なくて済むようになるという効果がある。
【００２５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例では、フューズの端部を３層目のメタル層からなる
配線により引き出しているが、２層目あるいは１層目の
メタル層からになる配線により引き出すようにしてもよ
い。また、実施例では、ガードリング全体を基板電位の
給電部として利用するようにしているが、給電部とする
代わりに共通電極への接続体として利用することも可能
である。その場合、コンタクトホールＣＯＮＴの下端は
フィールド絶縁膜２に接するように形成し、ガードリン
グの一部に電源ラインＶｃｃを接続させるようにすれば
よい。さらに、フューズを構成する導電層はチタンナイ
トライド層に限定されず、ポリシリコンその他の導電層
であってもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例では、フューズの端部を３層目のメタル層からなる
配線により引き出しているが、２層目あるいは１層目の
メタル層からになる配線により引き出すようにしてもよ
い。また、実施例では、ガードリング全体を基板電位の
給電部として利用するようにしているが、給電部とする
代わりに共通電極への接続体として利用することも可能
である。その場合、コンタクトホールＣＯＮＴの下端は
フィールド絶縁膜２に接するように形成し、ガードリン
グの一部に電源ラインＶｃｃを接続させるようにすれば
よい。さらに、フューズを構成する導電層はチタンナイ
トライド層に限定されず、ポリシリコンその他の導電層
であってもよい。
【００２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
メモリの冗長回路を構成する不良アドレス設定回路に使
用されるフューズを例にして説明したが、この発明はそ
れに限定されず、複数のフューズを備えた半導体集積回
路装置一般に利用することができる。
なされた発明をその背景となった利用分野である半導体
メモリの冗長回路を構成する不良アドレス設定回路に使
用されるフューズを例にして説明したが、この発明はそ
れに限定されず、複数のフューズを備えた半導体集積回
路装置一般に利用することができる。
【００２７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２８】すなわち、複数のフューズを必要とする半
導体集積回路装置においてより占有面積の小さなフュー
ズを実現できるとともに、冗長回路を構成する不良アド
レス設定回路に適用した場合には占有面積の小さな半導
体記憶装置を実現することができる。
導体集積回路装置においてより占有面積の小さなフュー
ズを実現できるとともに、冗長回路を構成する不良アド
レス設定回路に適用した場合には占有面積の小さな半導
体記憶装置を実現することができる。
【図１】本発明に係るフューズおよびその周辺回路の平
面レイアウト構成の一例を示す概略平面図である。
面レイアウト構成の一例を示す概略平面図である。
【図２】本発明に係るフューズおよびその周辺回路の平
面レイアウト構成の他の例を示す概略平面図である。
面レイアウト構成の他の例を示す概略平面図である。
【図３】フューズ形成部の周囲にガードリング領域を設
けたより具体的な実施例の平面拡大説明図である。
けたより具体的な実施例の平面拡大説明図である。
【図４】図３におけるＡ−Ａ線に沿った構造を示す断面
図である。
図である。
【図５】ガードリング領域を周囲に有するフューズ形成
部の他の実施例を示す断面図である。
部の他の実施例を示す断面図である。
【図６】従来の冗長回路を有する半導体メモリにおける
フューズおよびその周辺回路の平面レイアウト構成例を
示す概略平面図である。
フューズおよびその周辺回路の平面レイアウト構成例を
示す概略平面図である。
【図７】本発明に係るフューズを半導体メモリの冗長回
路に利用した場合の制御回路および冗長回路の構成例を
示す回路図である。
路に利用した場合の制御回路および冗長回路の構成例を
示す回路図である。
Ｆ フューズ ｆｃ 共通電極 ｆ１１〜ｆ２ｎ 枝部（単位フューズ） ＯＰ 開口部 １ 半導体基板 ２ フィールド酸化膜 ３ 絶縁膜 ４ａ 配線層 ４ｂ 配線層 ５ 給電用拡散層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 半導体集積回路装置に設けられるフュー
ズ装置であって、複数のフューズを構成する導電層パタ
ーンが１つの導電層で形成され１本の共通電極を中心に
それぞれ外側に突出する枝を有するような形状とされる
とともに、半導体基板上を覆う絶縁膜に形成されるフュ
ーズ切断加工用開口部が上記共通電極が中央に来るよう
な位置関係をもって配置されていることを特徴とするフ
ューズ装置。 - 【請求項２】 上記開口部の周囲には絶縁膜を介して形
成された複数のメタル層と上記絶縁膜を貫通して上記メ
タル層間を結合する結合体とからなるガードリングが設
けられてなることを特徴とする請求項１に記載のフュー
ズ装置。 - 【請求項３】 上記ガードリングが設けられた領域に対
応して半導体基板の表面には基板よりも不純物濃度の高
い半導体領域が形成され、該半導体領域には上記ガード
リングが接続され、上記ガードリングが上記半導体基板
に所定の定電位を与える給電手段として機能するように
構成されてなることを特徴とする請求項１または２に記
載のフューズ装置。 - 【請求項４】 上記フューズを構成する導電層は、所要
の回路の上方を覆うように形成された保護用導電層と同
時に形成された導電層であることを特徴とする請求項
１、２または３に記載のフューズ装置。 - 【請求項５】 請求項１〜４に記載のフューズ装置が、
冗長回路を構成する不良アドレス設定回路のプログラム
素子として用いられていることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172256A JPH1117018A (ja) | 1997-06-27 | 1997-06-27 | フューズ装置および半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172256A JPH1117018A (ja) | 1997-06-27 | 1997-06-27 | フューズ装置および半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117018A true JPH1117018A (ja) | 1999-01-22 |
Family
ID=15938530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172256A Pending JPH1117018A (ja) | 1997-06-27 | 1997-06-27 | フューズ装置および半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117018A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809404B2 (en) | 2002-05-22 | 2004-10-26 | Fujitsu Limited | Semiconductor device |
| JP2009021282A (ja) * | 2007-07-10 | 2009-01-29 | Elpida Memory Inc | 半導体装置 |
| CN102543201A (zh) * | 2010-12-22 | 2012-07-04 | 拉碧斯半导体株式会社 | 半导体存储装置 |
| US9177962B2 (en) | 2012-08-20 | 2015-11-03 | Ps4 Luxco S.A.R.L. | Semiconductor device |
-
1997
- 1997-06-27 JP JP9172256A patent/JPH1117018A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809404B2 (en) | 2002-05-22 | 2004-10-26 | Fujitsu Limited | Semiconductor device |
| JP2009021282A (ja) * | 2007-07-10 | 2009-01-29 | Elpida Memory Inc | 半導体装置 |
| CN102543201A (zh) * | 2010-12-22 | 2012-07-04 | 拉碧斯半导体株式会社 | 半导体存储装置 |
| JP2012134379A (ja) * | 2010-12-22 | 2012-07-12 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
| US8848416B2 (en) | 2010-12-22 | 2014-09-30 | Lapis Semiconductor Co., Ltd. | Semiconductor storage device with wiring that conserves space |
| US9177962B2 (en) | 2012-08-20 | 2015-11-03 | Ps4 Luxco S.A.R.L. | Semiconductor device |
| DE112013004102B4 (de) * | 2012-08-20 | 2017-07-20 | Ps4 Luxco S.A.R.L. | Halbleiterbauelement |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4507757A (en) | Avalanche fuse element in programmable memory | |
| US7443224B2 (en) | Multi-threshold MIS integrated circuit device and circuit design method thereof | |
| KR920010191B1 (ko) | 반도체 메모리장치 | |
| US4507756A (en) | Avalanche fuse element as programmable device | |
| KR910005597B1 (ko) | 분할된 정류회로를 가진 반도체 기억장치 | |
| US20060027835A1 (en) | Semiconductor integrated circuit device | |
| US6410936B1 (en) | Semiconductor device | |
| JPS61123169A (ja) | 半導体集積回路 | |
| JP3150113B2 (ja) | 半導体記憶装置 | |
| JP3568562B2 (ja) | ヒューズ回路及び半導体記憶装置 | |
| JPH1117018A (ja) | フューズ装置および半導体記憶装置 | |
| US4491857A (en) | Avalanche fuse element with isolated emitter | |
| JPH1098108A (ja) | 半導体装置 | |
| JPH05251563A (ja) | 半導体集積回路 | |
| JPH03166762A (ja) | 半導体メモリ | |
| US20030095451A1 (en) | Laser link structure capable of preventing an upper crack and broadening an energy window of a laser beam, and fuse box using the same | |
| JPS62117363A (ja) | 半導体装置 | |
| JP2597828B2 (ja) | 半導体メモリ装置 | |
| JPH0562469B2 (ja) | ||
| JPS58222573A (ja) | 半導体集積回路装置 | |
| JPH0855970A (ja) | ゲート・アレー・ベース・セル基板コンタクト及びその製造方法 | |
| KR930005504B1 (ko) | 반도체 집적회로 장치의 제조 방법 | |
| JPH0736425B2 (ja) | 半導体記憶装置 | |
| JPH07153926A (ja) | 半導体集積回路装置 | |
| JPH0831524B2 (ja) | 半導体集積回路装置 |