JPH03166762A - 半導体メモリ - Google Patents

半導体メモリ

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JPH03166762A
JPH03166762A JP1306821A JP30682189A JPH03166762A JP H03166762 A JPH03166762 A JP H03166762A JP 1306821 A JP1306821 A JP 1306821A JP 30682189 A JP30682189 A JP 30682189A JP H03166762 A JPH03166762 A JP H03166762A
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JP
Japan
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power supply
lines
line
contact holes
extending
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JP1306821A
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English (en)
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Masanori Noda
昌敬 野田
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Sony Corp
Original Assignee
Sony Corp
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B—ELECTRONIC MEMORY DEVICES
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット線等の電源線とワード線とを有してい
る半導体メモリに関するものである。
〔発明の概要〕
本発明は、上記の様な半導体メモリにおいて、互いに隣
接して延びている２本の電源線のうちの一方の電源線の
コンタクト孔の両側を延びている２本のワード線を、他
方の電源線で互い違いに配されている２個のコンタクト
孔の間に延在させることによって、高速化及び高集積化
に適しているにも拘らず周辺回路が簡単である様にした
ものである。
〔従来の技術〕
第３図は、本願の発明者が既に発明したマスクＲＯＭを
示している。このマスクＲＯＭでは、複数の帯状のアク
ティブ領域１１が、半導体基板中を互いに平行に延びて
おり、半導体基板上の第１層目の導電膜から成る複数の
帯状のワード線１２が、全体として互いに平行に且つア
クティブ領域１１に対して斜めに延びている。
半導体基板上の第２層目の導電膜から或る複数の帯状の
電源線１３も、全体として互いに平行に且つアクティブ
領域１１に対して斜めに延びている。互いに隣接してい
る２本の電源線１３のうちで、一方がビット線つまりＶ
ＣＣ線になると、他方がコモン線つまりＶｌｌ線になる
。
アクティブ領域１１と電源線１３との交差領域にはコン
タクト孔１４が設けられているが、互いに隣接している
２本の電源線１３でコンタクト孔１４が互い違いに配さ
れる様に、アクティブ領域１１と電源線１３との関係が
決定されている。
なお、１個の単位セル１５には、１／２個のビット線用
のコンタクト孔ｌ４と１／２個のコモン線用のコンタク
ト孔１４とが存在している。そして、１個のコンタクト
孔１４は、アクティブ領域１１上で互いに隣接している
２個の単位セル１５によって共有されている。
この様なマスクＲＯＭでは、電源線１３が半導体基板中
の不純物拡散領域で形威されていないので、ポリサイド
膜等から或る低抵抗の電源線を用いることが可能であり
、高速化に適している。
また、互いに隣接している２本の電源線１３でコンタク
ト孔１４が互い違いに配されているので、コンタクト孔
１４同士が隣接して配されている場合に比べて、電源線
ｌ３同士を近接させることが可能であり、高集積化に適
している。
更にまた、第３図のレイアウトでＥＰＲＯＭを形威した
場合は、互いに隣接している２本の電源線１３に対応す
る浮遊ゲート（図示せず）も互い違いに配されるので、
このことによっても、電源１１３同士を近接させること
が可能であり、高集積化に適している。
〔発明が解決しようとする課題〕
ところで、第３図のレイアウトでは、上述の様に、互い
に隣接している２本の電源線ｌ３でコンタクト孔１４が
互い違いに配されているが、一方の電源ｖＡ１３のコン
タクト孔１４の両側を延びている２本のワード線ｌ２は
そのまま他方の電源線１３のコンタクト孔１４の両側を
延びている。
このため、ワード線１２と電源線ｌ３とは必然的に斜交
し、この結果、セルアレイが平行四辺形になる。この様
な平行四辺形のセルアレイを使用上の便宜等のために一
旦切断して矩形になる様に接合すると、デコーダや配線
等の周辺回路が複雑になる。
〔課題を解決するための手段〕
本発明による半導体メモリでは、半導体基板のアクティ
ブ領域ｌ１と前記半導体基板上の電源線１３とを接続し
ているコンタクト孔１４が、互いに隣接して延びている
２本の前記電源線ｌ３で互い違いに配されており、前記
２本の電源線１３のうちの一方の前記コンタクト孔１４
の両側を延びている２本のワード線工２が、前記２本の
電源線１３のうちの他方で互い違いに配されている２個
の前記コンタクト孔Ｉ４の間を延びている。
Ｃ作用〕 本発明による半導体メモリでは、電源線ｌ３が半導体基
板中の不純物領域で形威されていないので、低抵抗の電
源線１３を用いることが可能である。
また、互いに隣接している２本の電源線１３でコンタク
ト孔ｌ４が互い違いに配されているので、コンタクト孔
１４同士が隣接して配されている場合に比べて、電源線
１３同士を近接させることが可能である。
また、互いに隣接している２本の電源線１３に対応する
浮遊ゲートｌ６も互い違いに配されているので、このこ
とによっても、電源線１３同士を近接させることができ
る。
また、互いに隣接している２本の電源線１３のうちの一
方の電源線１３のコンタクト孔ｌ４の両側に延びている
２本のワード線１２が、他方の電源線１３で互い違いに
配されている２個のコンタクト孔ｌ４の間を延びている
ので、ワード線１２と電源線１３とを直交させることが
できる。
〔実施例〕
以下、本発明の第１及び第２実施例を、第１図及び第２
図を参照しながら説明する。
第１図は、マスクＲＯＭに適用した第１実施例を示して
いる。この第１実施例でも、複数の帯状のアクティブ領
域１１が、半導体基板中を互いに平行に延びており、半
導体基板上の第１層目の多結晶Ｓｉ膜等から成る複数の
帯状のワード線１２が、互いに平行に且つアクティブ領
域１１に対して斜めに延びている。
半導体基板上の第２層目の多結晶Ｓｉ膜またはＡβ膜等
から或る複数の帯状の電源線１３も、互いに平行に、ア
クティブ領域１１に対して斜めに且つワード線１２には
直交して延びている。この第１実施例でも、互いに隣接
している２本の電源線１３のうちで、一方がビット線つ
まりＶＣＣ線になると、他方がコモン線つまりＶ　ｓｓ
線になる。
アクティブ領域１ｌと電源線１３との交差領域にはコン
タクト孔１４が設けられているが、互いに隣接している
２本の電源線１３でコンタクト孔１４が互い違いに配さ
れ、しかも２本の電源線１３のうちの一方のコンタクト
孔１４の両側を延びている２本のワード線１２が２本の
電源線１３のうちの他方で互い違いに配されている２本
のコンタクト孔１４の間を延びる様に、アクティブ領域
１１とワード線１２と電源線１３との関係が決定されて
いる。
この第１実施例でも、１個の単位セル１５には、１／２
個のビット線用のコンタクト孔１４と１／２個のコモン
線用のコンタクト孔１４とが存在している。そして、１
個のコンタクト孔１４は、アクティブ領域１１上で互い
に隣接している２個の単位セルｌ５によって共有されて
いる。
アクティブ領域ＩＩとワード線１２と電源線１３とが上
述の関係にあるこの第１実施例では、第１図からも明ら
かな様に、ワード線１２と電源線１３とを直交させるこ
とができる。
この結果、セルアレイを矩形にすることができ、第３図
のマスクＲＯＭの場合の様にセルアレイの切断及び接合
が不要である。従って、この第１実施例では、デコーダ
や配線等の周辺回路が簡単である。
第２図は、ＥＦＲＯＭに適用した第２実施例を示してい
る。この第２実施例では、アクティブ領域ｌ１とワード
線１２との平行四辺形の交差領域に、半導体基板上の第
ｌ層目の多結晶Ｓｔ膜等から或る浮遊ゲート１６が設け
られている。
このため、ワード線１２つまりコントロールゲートは半
導体基板上の第２層目の多結晶Ｓｉ膜等によって形戒さ
れており、電源線ｌ３は半導体基板上の第３層目の多結
晶Ｓｉ膜または八１膜等によって形威されている。従っ
て、この第２実施例も、平面的なレイアウトは第１実施
例と同しである。
〔発明の効果〕
本発明による半導体メモリでは、低抵抗の電源線を用い
ることが可能であるので高速化に適しており、しかも電
源線同士を近接させることが可能であるので高集積化に
適しているにも拘らず、ワード線と電源線とを直交させ
ることができるので周辺回路が簡単である。
【図面の簡単な説明】
第１図及び第２図は本発明の夫々第１及び第２実施例の
平面図である。 第３図は本願の発明者が既に発明したマスクＲＯＭの平
面図である。 なお図面に用いた符号において、 １１−・−・一−一−−・−・−・・−アクティブ領域
１２−・・・−・・・・・・・・・−・・ワード線１３
−・・−・−・−・・・−・一電源線１４・・・・・・
・一・・・・・・−・・・・・コンタクト孔１５−・・
−・・・・・・・・・・・−・単位セルｌ６−・・・−
・・−・一・・・・一浮遊ゲートである。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板のアクティブ領域と前記半導体基板上の
    電源線とを接続しているコンタクト孔が、互いに隣接し
    て延びている２本の前記電源線で互い違いに配されてお
    り、 前記２本の電源線のうちの一方の前記コンタクト孔の両
    側を延びている２本のワード線が、前記２本の電源線の
    うちの他方で互い違いに配されている２個の前記コンタ
    クト孔の間を延びている半導体メモリ。 ２、前記アクティブ領域と前記ワード線との交差領域に
    おけるこれらアクティブ領域とワード線との中間層とし
    て浮遊ゲートが設けられている請求項１記載の半導体メ
    モリ。
JP1306821A 1989-11-27 1989-11-27 半導体メモリ Pending JPH03166762A (ja)

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KR1019900019179A KR910010715A (ko) 1989-11-27 1990-11-26 반도체 메모리
US07/618,631 US5195054A (en) 1989-11-27 1990-11-27 Semiconductor memory
EP90122690A EP0430191B1 (en) 1989-11-27 1990-11-27 Semiconductor memory
DE69029714T DE69029714T2 (de) 1989-11-27 1990-11-27 Halbleiterspeicher

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EP (1) EP0430191B1 (ja)
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