JPH09331040A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源線・ＧＮＤ線の配線が容易に行なえるよ
うに改良された半導体集積回路を提供することを主要な
目的とする。 【解決手段】 第１メモリアレイＡと第２メモリアレイ
Ｂの間、および第３メモリアレイＣおよび第４メモリア
レイＤとの間を通過するように、その電源線・ＧＮＤ線
３の主配線に第１メタル配線が用いられた第１周辺回路
群１が、ボンディングパッド６の列に対して垂直に配置
されている。第１メモリアレイＡと第３メモリアレイＣ
との間、および第２メモリアレイＢと第４メモリアレイ
Ｄとの間を通過するように、その電源線・ＧＮＤ線４の
主配線に、第２メタル配線が用いられた第２周辺回路群
２が、ボンディングパッド６列に対して平行に配置され
ている。第１周辺回路群１と第２周辺回路群２は、半導
体チップ内で共存している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に、半導体
集積回路に関するものであり、より特定的には、ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）などの大容
量メモリの半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路には、多数のトランジス
タ等の素子が含まれている。各素子に供給する電流を流
す電源線・ＧＮＤ線には、通常の信号配線よりも、多く
の電流が流される。また、多層メタル配線構造を有する
半導体装置においては、１層目の第１メタル配線の配線
幅よりも、第２層目の第２メタル配線の配線幅を太くし
ている。これは、配線層の段差を考慮し、さらに、エッ
チング加工のしやすさを考慮したものである。以上よ
り、メモリ半導体のチップにおいても、電源線・ＧＮＤ
線の主配線には、第２メタル配線を用い、通常の信号線
には第１メタル配線を用いている。

【０００３】一例として、電源線・ＧＮＤ線の主配線に
第２メタル配線を用いた、周辺回路ブロック内のセルの
レイアウトパターンを図２に示す。なお、図２は、本発
明の実施例に関するものであるが、上記従来技術を説明
するために便利であるので、これを用いて説明する。図
２は、インバータに関するものである。

【０００４】図２を参照して、図中、セルの上部に電源
線９が配置されている。電源線９は、Ｐチャネルトラン
ジスタ１２のソース側へ電源を供給している。セルの下
部にＧＮＤ線１０が配置されている。ＧＮＤ線１０は、
Ｎチャネルトランジスタ１３のソース側へ接続されてい
る。このような電源線９・ＧＮＤ線１０の配線方法は、
周辺回路に使用される他の基本論理（たとえば、ＮＡＮ
ＤやＮＯＲなど）についても、同様に利用されている。

【０００５】一方、大容量ＤＲＡＭなどの半導体メモリ
では、半導体チップをプラスチックパッケージに封印す
る場合、パッケージ内におけるチップの占有率を高くす
るため、チップのボンディングパッドは、チップの中央
部において、チップの長辺が延びる方向と平行になるよ
うに、１列に配置される。

【０００６】図４、図５および図６は、従来の、大容量
ＤＲＡＭのメモリチップを簡略化したレイアウト配置図
である。図４、図５、および図６を参照して、メモリセ
ルアレイとメモリセルに対する読出、書込を制御するた
めのセンスアンプやアドレスデコーダなどが含まれてい
る４つのメモリアレイＡ，Ｂ，ＣおよびＤが、配置され
ている。ボンディングパッド６の列の、図中上部に、メ
モリアレイＡとメモリアレイＢが、ボンディングパッド
６の列に平行に配置されている。図中、ボンディングパ
ッド６列の下部に、メモリアレイＣとメモリアレイＤ
が、ボンディングパッド６の列に平行に配置されてい
る。

【０００７】電源線・ＧＮＤ線に第２メタル配線（半導
体基板の表面から第２層目の配線層で形成されているも
の）を用いた周辺回路セルから構成した周辺回路ブロッ
ク２を、メモリアレイＡとメモリアレイＢの間とメモリ
アレイＣとメモリアレイＤの間に、ボンディングパッド
６の列に垂直に配置する。また、周辺回路ブロック２′
を、メモリアレイＡとメモリアレイＣの間と、メモリア
レイＢとメモリアレイＤの間に、ボンディングパッド６
の列に平行に配置している。チップの電源線・ＧＮＤ線
は、第２メタル配線を用いて、これらの周辺回路ブロッ
ク２，２′に沿って配線されている。

【０００８】このように、ボンディングパッド６をチッ
プの中央に１列に配置する構成においては、ボンディン
グパッド６の列に平行に配線した第２メタル配線の電源
線・ＧＮＤ線４′と、ボンディングパッド６の列に垂直
に配線した第２メタル配線の電源線・ＧＮＤ線４がチッ
プの中央部で交差する。そのため、その交差部分では、
第１メタル配線３を、図のように、第２メタル配線の通
過信号配線群７および電源線・ＧＮＤ線４′の下にクロ
スアンダーさせ、ヴィアホールを用いて第２メタル配線
の電源線・ＧＮＤ線４を第１メタル配線３に接続させざ
るを得なくなる。

【０００９】

【発明が解決しようとする課題】しかし、このように、
第１メタル配線３で、図のようにクロスアンダーさせる
と、次のような問題点が生じる。

【００１０】図４、図５および図６を参照して、第２メ
タル配線４からヴィアホール群５を介して、第１メタル
配線３に電位を伝え、クロスアンダーする第１メタル配
線３を通って、再びヴィアホール群５を介して、第２メ
タル配線４へと電位を伝える。そのため、ヴィアホール
群５を２箇所以上設けなければならないので、レイアウ
トペナルティを受けてしまう。

【００１１】また、図４に示すように、ボンディングパ
ッド６の列に平行に設けている第２メタル配線の通過信
号配線７を、クロスアンダーするためのヴィアホール群
５部分で直線で配線した場合、ヴィアホール群５部分
が、図中、上に移動するに伴い、周辺回路ブロック２
と、その周辺回路ブロック２の隣に配置されているメモ
リアレイＡとメモリアレイＢも、図中上に移動し、ひい
ては、通過信号配線群７とメモリアレイＡおよびメモリ
アレイＢの間に、無駄な領域１００が生じ、チップ面積
が増大するという問題点があった。

【００１２】さらに、図５に示すように、通過信号配線
７がヴィアホール群５部分の第２メタル配線４を回避す
るため、通過信号配線７に迂回が生じる。そのため、チ
ップの中央部にあるボンディングパッド６の列に平行に
設けられている他の第２メタル配線の通過信号配線群８
により、周辺回路ブロック２と通過信号配線７が、図中
上に移動する。それに伴い、ボンディングパッド６列と
通過信号配線７との間に、無駄な領域２００が生じ、チ
ップ面積が増大するという問題点があった。

【００１３】また、図６に示すように、通過信号配線７
が、ヴィアホール群５部分の第２メタル配線４を回避す
るため、通過信号配線７に迂回がが生じ、チップ面積の
縮小化を図ると、チップの中央部にある、ボンディング
パッド６列に平行に配線している他の第２メタル配線の
通過信号配線８の数が減るなどの制限を与えてしまうた
め、他の第２メタル配線の通過信号配線８の自由度が低
下するという問題点があった。

【００１４】以上述べたように、従来の方法では、チッ
プに配線されている電源線・ＧＮＤ線の主配線の第２メ
タル配線が縦横かつ交差するように配線するので、レイ
アウトのエリアペナルティが生じる。

【００１５】この発明は上記のような問題点を解決する
ためになされたもので、電源線・ＧＮＤ線の配線が容易
になるように改良された、半導体集積回路を提供するこ
とにある。

【００１６】この発明は、また、エリアペナルティが生
じないようにレイアウトできるように改良された半導体
集積回路を提供することにある。

【００１７】

【課題を解決するための手段】この発明に従う半導体集
積回路は、半導体チップを備える。上記半導体チップの
中央部に、１列に並ぶように、複数個のボンディングパ
ッドが配置されている。上記ボンディングパッド列の一
方の側に、該ボンディングパッド列に対して平行に、か
つ離されて、第１メモリアレイと第２メモリアレイが配
置されている。上記ボンディングパッド列の他方の側
に、該ボンディングパッド列に対して平行に、かつ離さ
れて、第３メモリアレイと第４メモリアレイが配置され
ている。上記第１メモリアレイと上記第２メモリアレイ
との間、および上記第３メモリアレイと上記第４メモリ
アレイとの間を通過するように、上記ボンディングパッ
ド列に対して垂直に、その電源線・ＧＮＤ線の主配線に
第１メタル配線が用いられた、上記メモリアレイを制御
する第１周辺回路群が配置されている。上記第１メモリ
アレイと上記第３メモリアレイとの間、および上記第２
メモリアレイと上記第４メモリアレイとの間を通過する
ように、上記ボンディングパッド列に対して平行に、そ
の電源線・ＧＮＤ線の主配線に、絶縁膜を介在させて上
記第１メタル配線と上下に離されて設けられた第２メタ
ル配線が用いられた第２周辺回路群が配置されている。
上記第１周辺回路群と上記第２周辺回路群は、上記半導
体チップ内で共存している。

【００１８】この発明の好ましい実施態様によれば、チ
ップに配線している電源線・ＧＮＤ線の主配線の上記第
１メタル配線と上記第２メタル配線がチップの中央部で
交差する部分において、上記絶縁膜中に設けられた１個
のヴィアホール群を用いて互いに接続されている。

【００１９】この発明のさらに他の好ましい実施態様に
よれば、上記半導体チップの上であって、かつ上記ボン
ディングパッド列に対して平行に、直線的に延びる通過
信号配線をさらに備え、上記通過信号配線を上記第２メ
タル配線と同じ層のメタル配線で形成し、上記通過信号
配線が迂回することなく直線で配線している。

【００２０】なお、上記第２メタル配線は、上記絶縁膜
を介在させて、上記第１のメタル配線よりも上に存在し
てもよい。

【００２１】また、上記第２メタル配線は、上記絶縁膜
を介在させて、上記第１のメタル配線よりも下に存在し
てもよい。

【００２２】

【発明の実施の形態】図１は、この発明の実施の形態に
係る、ＤＲＡＭなどの大容量メモリの半導体装置のレイ
アウト設計のパターン構成の一部を示した平面図であ
る。半導体チップの中央部に、複数個のボンディングパ
ッド６が１列に並ぶように配置されている。ボンディン
グパッド６の列の一方の側に、ボンディングパッド６の
列に対して平行に、かつ離されて、第１メモリアレイＡ
と第２メモリアレイＢが配置されている。ボンディング
パッド６の列の他方の側に、ボンディングパッド列に対
して平行に、かつ離されて、第３メモリアレイＣと第４
メモリアレイＤが配置されている。第１メモリアレイＡ
と第２メモリアレイＢの間および第３メモリアレイＣと
第４メモリアレイＤとの間を通過するように、ボンディ
ングパッドの列６に対して垂直に、第１周辺回路ブロッ
ク１が配置されている。第１周辺回路ブロック１の電源
線・ＧＮＤ線３の主配線には、第１メタル配線（半導体
基板の表面から第１層目の配線で形成されたもの）が用
いられている。第１メモリアレイＡと第３メモリアレイ
Ｃとの間、および第２メモリアレイＢと第４メモリアレ
イＤとの間を通過するように、ボンディングパッド６の
列に対して平行に、第２周辺回路ブロック２が配置され
ている。第２周辺回路ブロックの電源線・ＧＮＤ線の主
配線４には、絶縁膜（図示せず）を介在させて上記第１
メタル配線（３）の上に設けられた第２メタル配線が用
いられている。第１周辺回路ブロック１と第２周辺回路
ブロック２は、半導体チップ内で共存している。第１メ
タル配線（３）と第２メタル配線（４）は、絶縁膜（図
示せず）中に設けられた１箇所のヴィアホール群５を用
いて、互いに接続されている。半導体チップの上で、か
つボンディングパッド６の列に対して平行に、直線的
に、通過信号配線７が延びている。通過信号配線７は、
第２メタル配線で形成されている。

【００２３】図２は、電源線・ＧＮＤ線の主配線に第２
メタル配線を用いた周辺回路ブロック内の、セルのレイ
アウトパターンの形状で、インバータを例にした図であ
る。トランジスタの入力・出力の接続のための第１メタ
ル配線２０，２１は、図中、セルの上端へ出ている（な
お、図中１６はセル枠を示す。）。そのため、入力のた
めの第１メタル配線２０は、Ｐチャネルトランジスタ
の、図中左側を通り、セルの上端へ出ている。

【００２４】図３は、電源線・ＧＮＤ線２２，２３の主
配線に第１メタル配線を用いた周辺回路ブロックの内の
セルのレイアウトパターンの形状であり、インバータト
ランジスタを例にして示した図である。

【００２５】図２および図３において、９は第２メタル
配線の電源線、１０は第２メタル配線のＧＮＤ線、１１
はＮ−ウェルに給電するためのフィールド線（ガードリ
ング）、１２はＰチャネルトランジスタ、１３はＮチャ
ネルトランジスタ、１４はＮウェル、１５はＰウェル、
１６はセル枠、１７はセル内のヴィアホール、１８は第
１メタル配線と第１ゲート配線を接続するコンタクト、
１９は第１ゲート配線、２０は入力用第１メタル配線、
２１は出力用第１メタル配線、２２は第１メタル配線の
電源線、２３は第１メタル配線のＧＮＤ線、２４は入力
用ヴィアホール、２５は出力用ヴィアホールである。

【００２６】インバータトランジスタの入力・出力の接
続は、セルの中央部に配置しているヴィアホール２４，
２５により、図中、セルの上端あるいは下端など、任意
の方向から、第２メタル配線で行なうことができる。

【００２７】このため、図２では、入力の接続のための
第１メタル配線２０は、Ｐチャネルトランジスタ１２の
図中左側を通り、セルの上端へ出ていたが、図３では、
そのような第１メタル配線（２０）は不要となり、セル
のＸ方向が、図２の場合に比べて小さくなり、ひいては
セルの面積の縮小化が図られる。

【００２８】図１に示す半導体集積回路では、チップ面
積の縮小化を図るため、図３に示すような電源線・ＧＮ
Ｄ線の主配線に第１メタル配線を用いた周辺回路ブロッ
クと、図２に示すような電源線・ＧＮＤ線の主配線に第
２メタル配線を用いた周辺回路ブロックが共存してい
る。このように構成すると、従来の図４、図５または図
６に示される配線パターン、すなわち、電源線・ＧＮＤ
線の主配線に第２メタル配線を用いた周辺回路ブロック
のみを用いたチップの、電源線・ＧＮＤ線の主配線に第
２メタル配線を用いた配線パターンに比べ、チップ中央
部で次のような利点がある。

【００２９】第１に、ボンディングパッド列に平行に配
線している第２メタル配線の電源線・ＧＮＤ線とボンデ
ィングパッド列に垂直に配線している第１メタル配線の
電源線・ＧＮＤ線がチップの中央部で交差する場合、す
なわち、図４、図５、図６に示す従来の方法では、第１
メタル配線でクロスアンダーをするため、ヴィアホール
群を２箇所以上でとっていたが、この発明では、図１を
参照して、ヴィアホール群をとる箇所は１箇所に減るの
で、電源線・ＧＮＤ線の主配線との交差部の接続が容易
となる。

【００３０】第２に、図４では、通過信号配線群７をヴ
ィアホール部分で、第２メタル配線（４）を迂回せず、
直線で配線した場合、ヴィアホール部分が、図中上に移
動するに伴い、周辺回路ブロック群２と、その周辺回路
ブロックの隣に配置されているメモリアレイＡとメモリ
アレイＢも上に移動し、ひいては、通過信号配線群７と
メモリアレイＡおよびメモリアレイＢとの間に無駄な領
域１００が生じ、チップ面積が増大してしまう。

【００３１】しかし、本願発明では、第１メタル配線の
クロスアンダーを配線するためのヴィアホールがないの
で、通過信号配線群７とメモリアレイＡおよびメモリア
レイＢの間に無駄な領域がなく、ひいてはチップ面積が
増大しないという効果を奏する。

【００３２】第３に、図５に示す従来技術では、通過信
号配線群７がヴィアホール部分の第２メタル配線（４）
を迂回するため、通過信号配線群７に迂回が生じ、チッ
プの中央部にあるボンディングパッド６列に平行に設け
られている、他の第２メタル配線で形成された通過信号
配線群８により、周辺回路ブロック２′と通過信号配線
群７が、図中上に移動するに伴い、ボンディングパッド
６列と通過信号配線群７との間に無駄な領域２００が生
じ、チップ面積が増大してしまう。しかしながら、本願
発明では、第１メタル配線のクロスアンダーを配線する
ためのヴィアホールがないので、第２メタル配線の通過
信号配線群７がヴィアホールを迂回することなく、直線
で形成できる。そのため、ボンディングパッド６列と通
過信号配線群７との間に無駄な領域がなく、ひいてはチ
ップ面積が増大しない。

【００３３】第４に、図６に示す技術では、通過信号配
線群７が、ヴィアホール部分の第２メタル配線（４）を
迂回するため、通過信号配線群７に迂回が生じ、チップ
面積の縮小化を図ると、チップの中央部にある他の第２
メタル配線で形成された通過信号配線群８の数が減るな
どの制限を与えてしまうため、他の第２メタル配線で形
成された通過信号配線群８の自由度が低下する。これに
対して、本願発明では、第１メタル配線のクロスアンダ
ーを配線するためのヴィアホールがないので、通過信号
配線群７が、ヴィアホールを迂回することなく、直線で
形成できるので、チップ面積の縮小化を図るために、通
過信号配線群８の数が減るなどの制限がなく、ひいて
は、通過信号配線群８の自由度が低下することはない。

【００３４】

【発明の効果】以上説明したとおり、この発明によれ
ば、電源線・ＧＮＤ線の配線が容易になるように改良さ
れた半導体集積回路が得られる。また、エリアペナルテ
ィが生じないようにレイアウトできるように改良された
半導体集積回路が得られる。

【００３５】また、上記第１メタル配線と上記第２メタ
ル配線は、上記絶縁膜中に設けられた１個のヴィアホー
ル群を用いて互いに接続すると、電源線・ＧＮＤ線の配
線が一層容易になる。

【００３６】また、上記半導体チップの上であって、か
つ上記ボンディングパッド列に対して平行に、直線的に
延びる通過信号配線をさらに備え、上記通過信号配線を
上記第２メタル配線と同じ層のメタル配線で形成し、上
記通過信号配線が迂回することなく直線になるように構
成すると、エリアペナルティが生じないようにレイアウ
トできる。

【００３７】また、上記第２メタル配線を、上記絶縁膜
を介在させて、上記第１のメタル配線よりも上に存在す
るように構成しても、電源線・ＧＮＤ線の配線が容易に
なるという効果を奏する。

【００３８】また、上記第２メタル配線を、上記絶縁膜
を介在させて、上記第１のメタル配線よりも下に存在す
るように構成しても、電源線・ＧＮＤ線の配線が容易に
なるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態に係る大容量メモリの
半導体装置のレイアウト設計のパターン構成の一例を示
す図である。

【図２】 電源線・ＧＮＤ線の主配線に第２メタル配線
を用いたセルのレイアウトパターンの形状であり、トラ
ンジスタレベルのインバータを示した図である。

【図３】 電源線・ＧＮＤ線の主配線に第１メタル配線
を用いたセルのレイアウトパターンの形状であり、トラ
ンジスタレベルのインバータを示した図である。

【図４】 従来のＤＲＡＭなどの大容量メモリの半導体
装置のレイアウト設計のパターン構成の一部を示した図
である。

【図５】 他の従来のＤＲＡＭなどの大容量メモリの半
導体装置のレイアウト設計のパターン構成の一部を示し
た図である。

【図６】 さらに他の従来のＤＲＡＭなどの大容量メモ
リの半導体装置のレイアウト設計のパターン構成の一部
を示した図である。

【符号の説明】

１ 第１周辺回路ブロック、２ 第２周辺回路ブロッ
ク、３ 第１メタル配線で形成された電源線・ＧＮＤ
線、４ 第２メタル配線で形成された電源線・ＧＮＤ
線。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体チップと、 前記半導体チップの中央部に１列に並ぶように配置され
   た複数個のボンディングパッドと、 前記ボンディングパッド列の一方の側に、該ボンディン
   グパッド列に対して平行に、かつ離されて配置された第
   １メモリセルアレイと第２メモリセルアレイと、 前記ボンディングパッド列の他方の側に、該ボンディン
   グパッド列に対して平行に、かつ離されて配置された第
   ３メモリセルアレイと第４メモリセルアレイと、 前記第１メモリセルアレイと前記第２メモリセルアレイ
   との間、および前記第３メモリセルアレイと前記第４メ
   モリセルアレイとの間を通過するように、前記ボンディ
   ングパッド列に対して垂直に配置され、その電源線・Ｇ
   ＮＤ線の主配線に第１メタル配線が用いられた、前記第
   １、第２、第３および第４メモリセルアレイを制御する
   第１周辺回路群と、 前記第１メモリセルアレイと前記第３メモリセルアレイ
   との間、および前記第２メモリセルアレイと前記第４メ
   モリセルアレイとの間を通過するように、前記ボンディ
   ングパッド列に対して平行に配置され、その電源線・Ｇ
   ＮＤ線の主配線に、絶縁膜を介在させて前記第１メタル
   配線と上下方向に離されて設けられた第２メタル配線が
   用いられた第２周辺回路群と、を備え、 前記第１周辺回路群と前記第２周辺回路群が前記半導体
   チップ内で共存している、半導体集積回路。
2. 【請求項２】 チップに配線している電源線・ＧＮＤ線
   の主配線の前記第１メタル配線と前記第２メタル配線が
   チップの中央部で交差する部分において、前記絶縁膜中
   に設けられた１個のヴィアホール群を用いて互いに接続
   されている、請求項１に記載の半導体集積回路。
3. 【請求項３】 前記半導体チップの上であって、かつ前
   記ボンディングパッド列に対して平行に、直線的に延び
   る通過信号配線をさらに備え、 前記通過信号配線を前記第２メタル配線と同じ層のメタ
   ル配線で形成し、前記通過信号線が迂回することなく直
   線で配線する、請求項１に記載の半導体集積回路。
4. 【請求項４】 前記第２メタル配線は、前記絶縁膜を介
   在させて、前記第１のメタル配線よりも上に存在する、
   請求項１から３のいずれかに記載の半導体集積回路。
5. 【請求項５】 前記第２メタル配線は、前記絶縁膜を介
   在させて、前記第１のメタル配線よりも下に存在する、
   請求項１から３のいずれかに記載の半導体集積回路。