JP3412064B2 - 半導体装置及び半導体メモリ装置 - Google Patents
半導体装置及び半導体メモリ装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 238000003491 array Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 192
- 238000010586 diagram Methods 0.000 description 18
- LKKMLIBUAXYLOY-UHFFFAOYSA-N 3-Amino-1-methyl-5H-pyrido[4,3-b]indole Chemical compound N1C2=CC=CC=C2C2=C1C=C(N)N=C2C LKKMLIBUAXYLOY-UHFFFAOYSA-N 0.000 description 17
- 102100031413 L-dopachrome tautomerase Human genes 0.000 description 17
- 101710093778 L-dopachrome tautomerase Proteins 0.000 description 17
- 101150088456 TRN1 gene Proteins 0.000 description 16
- 101000648495 Homo sapiens Transportin-2 Proteins 0.000 description 13
- 102100028747 Transportin-2 Human genes 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101000916489 Homo sapiens Chondroitin sulfate proteoglycan 4 Proteins 0.000 description 1
- 101001107084 Homo sapiens E3 ubiquitin-protein ligase RNF5 Proteins 0.000 description 1
- 101000904749 Homo sapiens G-protein-signaling modulator 3 Proteins 0.000 description 1
- 101000957756 Homo sapiens Microtubule-associated protein RP/EB family member 2 Proteins 0.000 description 1
- 101000854060 Homo sapiens Oxygen-regulated protein 1 Proteins 0.000 description 1
- 101000628575 Homo sapiens Serine/threonine-protein kinase 19 Proteins 0.000 description 1
- 101001128051 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 60S ribosomal protein L3 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【００１０】
【発明の属する技術分野】本発明は、半導体装置および
半導体メモリ装置に係り、より詳細には多層配線および
配線レイアウトの技術に関する。
半導体メモリ装置に係り、より詳細には多層配線および
配線レイアウトの技術に関する。
【００２０】
【従来の技術】一般に、大規模な半導体集積回路では、
配線における信号伝搬時間を短くし、消費電力を小さく
する目的で、多層配線技術が用いられている。
配線における信号伝搬時間を短くし、消費電力を小さく
する目的で、多層配線技術が用いられている。
【００３０】図２１に、３層配線構造の一例を示す。こ
の集積回路では、半導体基板１００上にゲート酸化膜を
含めた酸化膜１０２，保護酸化膜１０４を介してたとえ
ばタングステンからなる第１層の配線Ｅ1 が形成され、
第１層の配線Ｅ1 の上に層間絶縁膜１０６を介してたと
えばアルミニウムからなる第２層の配線Ｅ2 が形成さ
れ、第２層の配線Ｅ2 の上に層間絶縁膜１０８を介して
たとえばアルミニウムからなる第３層の配線Ｅ3 が形成
されている。
の集積回路では、半導体基板１００上にゲート酸化膜を
含めた酸化膜１０２，保護酸化膜１０４を介してたとえ
ばタングステンからなる第１層の配線Ｅ1 が形成され、
第１層の配線Ｅ1 の上に層間絶縁膜１０６を介してたと
えばアルミニウムからなる第２層の配線Ｅ2 が形成さ
れ、第２層の配線Ｅ2 の上に層間絶縁膜１０８を介して
たとえばアルミニウムからなる第３層の配線Ｅ3 が形成
されている。
【００４０】第１層の配線Ｅ1 は、酸化膜１０２および
保護酸化膜１０４を貫通して形成されたコンタクト孔ま
たはスルーホールＴＨ1 を介して基板１００内または基
板１００上の素子たとえば拡散領域１１０やゲート電極
１１２等に接続されている。第２層の配線Ｅ2 は、層間
絶縁膜１０６に形成されたスルーホールＴＨ2 を介して
第１層の配線Ｅ1 に接続されている。第３層の配線Ｅ3
は、層間絶縁膜１０８に形成されたスルーホールＴＨ3
を介して第２層の配線Ｅ2 に接続されている。
保護酸化膜１０４を貫通して形成されたコンタクト孔ま
たはスルーホールＴＨ1 を介して基板１００内または基
板１００上の素子たとえば拡散領域１１０やゲート電極
１１２等に接続されている。第２層の配線Ｅ2 は、層間
絶縁膜１０６に形成されたスルーホールＴＨ2 を介して
第１層の配線Ｅ1 に接続されている。第３層の配線Ｅ3
は、層間絶縁膜１０８に形成されたスルーホールＴＨ3
を介して第２層の配線Ｅ2 に接続されている。
【００５０】図１１に、この種の３層配線構造を採用す
る従来のダイナミックランダムメモリ（ＤＲＡＭ）にお
けるメモリアレイ・バンクＭＢ、ボンディング・パッド
ＰＤおよび主要な電源線ＶDD（たとえば３．３ボル
ト）、ＶSS（たとえば０ボルト）のレイアウトを示す。
る従来のダイナミックランダムメモリ（ＤＲＡＭ）にお
けるメモリアレイ・バンクＭＢ、ボンディング・パッド
ＰＤおよび主要な電源線ＶDD（たとえば３．３ボル
ト）、ＶSS（たとえば０ボルト）のレイアウトを示す。
【００６０】このＤＲＡＭでは、ＬＯＣ（Lead On Chi
p）方式により半導体チップのほぼ中心線上に一列に多
数のボンディング・パッドＰＤが配置されている。これ
らのボンディング・パッドＰＤには、データ入出力用の
Ｉ／ＯパッドＤＱ、アドレス信号入力用のアドレスパッ
ドＡＤ、各種制御信号入力用のコントロールパッドＣＤ
および電源電圧入力用の電源電圧パッドＰＶDD，ＰＶSS
が含まれている。図１１において、Ｉ／ＯパッドＤＱは
右端側に配置され、コントロールパッドＣＤは中心部に
配置され、アドレスパットＡＤは左端側に配置されてい
る。電源電圧パッドＰＶDD，ＰＶSSは、適当な間隔を置
き複数箇所に散在して配置されている。
p）方式により半導体チップのほぼ中心線上に一列に多
数のボンディング・パッドＰＤが配置されている。これ
らのボンディング・パッドＰＤには、データ入出力用の
Ｉ／ＯパッドＤＱ、アドレス信号入力用のアドレスパッ
ドＡＤ、各種制御信号入力用のコントロールパッドＣＤ
および電源電圧入力用の電源電圧パッドＰＶDD，ＰＶSS
が含まれている。図１１において、Ｉ／ＯパッドＤＱは
右端側に配置され、コントロールパッドＣＤは中心部に
配置され、アドレスパットＡＤは左端側に配置されてい
る。電源電圧パッドＰＶDD，ＰＶSSは、適当な間隔を置
き複数箇所に散在して配置されている。
【００７０】パッド列の両側に、横一列に４個のメモリ
アレイ・バンクＭＢ0 〜ＭＢ3 が配置されている。パッ
ド列を挟んで相対向する一対のメモリアレイ・バンク
（たとえば上部のＭＢ0 と下部のＭＢ0 ）はロウ・アド
レスの割り付けが相違するだけで、実質的には一体のメ
モリアレイ・バンクとして扱われる。
アレイ・バンクＭＢ0 〜ＭＢ3 が配置されている。パッ
ド列を挟んで相対向する一対のメモリアレイ・バンク
（たとえば上部のＭＢ0 と下部のＭＢ0 ）はロウ・アド
レスの割り付けが相違するだけで、実質的には一体のメ
モリアレイ・バンクとして扱われる。
【００８０】各メモリアレイ・バンクＭＢK （ｋ＝０，
１，２，３）は、たとえば各々が１２５Ｋビット容量を
有する６４個のメモリアレイＭＲをマトリクス状に配置
してなり、全体で８メガビットの記憶容量を有してい
る。パッド列と各メモリアレイ・バンクＭＢK との間に
は、カラムデコーダ、メインアンプ、冗長回路、アドレ
ス遷移検出（ＡＴＤ）回路等の各種周辺回路（いずれも
図示せず）が設けられている。
１，２，３）は、たとえば各々が１２５Ｋビット容量を
有する６４個のメモリアレイＭＲをマトリクス状に配置
してなり、全体で８メガビットの記憶容量を有してい
る。パッド列と各メモリアレイ・バンクＭＢK との間に
は、カラムデコーダ、メインアンプ、冗長回路、アドレ
ス遷移検出（ＡＴＤ）回路等の各種周辺回路（いずれも
図示せず）が設けられている。
【００９０】各電源電圧パッドＰＶDD，ＰＶSSより第３
層の配線からなる電源線ＶDD，ＶSSが図示のようなレイ
アウトで上記周辺回路まで引かれるとともに、図示しな
いレイアウトで各メモリアレイ・バンクＭＢK へも引か
れている。
層の配線からなる電源線ＶDD，ＶSSが図示のようなレイ
アウトで上記周辺回路まで引かれるとともに、図示しな
いレイアウトで各メモリアレイ・バンクＭＢK へも引か
れている。
【０１００】図１２に、電源線ＶDD，ＶSSに沿って設け
られる周辺回路を構成する半導体素子たとえばＣＭＯＳ
インバータにおける配線レイアウトを示す。なお、図１
２では、２つのＣＭＯＳインバータＩＶ1 ，ＩＶ2 が並
置されている。図２２に、これらＣＭＯＳインバータＩ
Ｖ1 ，ＩＶ2 の等価回路を示す。
られる周辺回路を構成する半導体素子たとえばＣＭＯＳ
インバータにおける配線レイアウトを示す。なお、図１
２では、２つのＣＭＯＳインバータＩＶ1 ，ＩＶ2 が並
置されている。図２２に、これらＣＭＯＳインバータＩ
Ｖ1 ，ＩＶ2 の等価回路を示す。
【０１１０】図１２の配線レイアウトは、第１層、第２
層および第３層の配線が重ね合わさった全体のレイアウ
トである。図１３〜図２０に各層別のレイアウトを示
す。
層および第３層の配線が重ね合わさった全体のレイアウ
トである。図１３〜図２０に各層別のレイアウトを示
す。
【０１２０】図１３は、ＣＭＯＳインバータＩＶ1 ，Ｉ
Ｖ2 のゲートおよび拡散層のレイアウトである。ＰＭＯ
ＳトランジスタＴＲＰ1 ，ＴＲＰ2 においてはゲート電
極ＰＧ1 ，ＰＧ2 の両側にＰ型拡散層ＰＤが基板（１０
０）に形成され、ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲ
Ｎ2 においてはゲート電極ＮＧ1 ，ＮＧ2 の両側にＮ型
拡散層ＮＤが基板（１００）に形成される。ＰＭＯＳト
ランジスタＴＲＰ1 ，ＴＲＰ2 は、各々のチャンネル長
さ方向が電源線ＶDDの延びる方向と平行になる向きで電
源線ＶDDの真下の位置に設けられる。ＮＭＯＳトランジ
スタＴＲＮ1 ，ＴＲＮ2 は、各々のチャンネル長さ方向
が電源線ＶSSの延びる方向と平行になる向きで電源線Ｖ
SSの真下の位置に設けられる。各ゲート電極ＰＧ1 ，Ｐ
Ｇ2 ，ＮＧ1 ，ＮＧ2 は、たとえばポリシリコンからな
り、酸化膜（１０２）を介して基板（１００）上にたと
えばＣＶＤで形成される。
Ｖ2 のゲートおよび拡散層のレイアウトである。ＰＭＯ
ＳトランジスタＴＲＰ1 ，ＴＲＰ2 においてはゲート電
極ＰＧ1 ，ＰＧ2 の両側にＰ型拡散層ＰＤが基板（１０
０）に形成され、ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲ
Ｎ2 においてはゲート電極ＮＧ1 ，ＮＧ2 の両側にＮ型
拡散層ＮＤが基板（１００）に形成される。ＰＭＯＳト
ランジスタＴＲＰ1 ，ＴＲＰ2 は、各々のチャンネル長
さ方向が電源線ＶDDの延びる方向と平行になる向きで電
源線ＶDDの真下の位置に設けられる。ＮＭＯＳトランジ
スタＴＲＮ1 ，ＴＲＮ2 は、各々のチャンネル長さ方向
が電源線ＶSSの延びる方向と平行になる向きで電源線Ｖ
SSの真下の位置に設けられる。各ゲート電極ＰＧ1 ，Ｐ
Ｇ2 ，ＮＧ1 ，ＮＧ2 は、たとえばポリシリコンからな
り、酸化膜（１０２）を介して基板（１００）上にたと
えばＣＶＤで形成される。
【０１３０】図１４は、上記ゲート電極ＰＧ1 ，ＰＧ2
，ＮＧ1 ，ＮＧ2 と後述する第１層の配線Ｅ1 とが重
なり合う部分（スルーホールＴＨ1 が設けられる場所）
［Ｇ，Ｅ1 ］を示す。
，ＮＧ1 ，ＮＧ2 と後述する第１層の配線Ｅ1 とが重
なり合う部分（スルーホールＴＨ1 が設けられる場所）
［Ｇ，Ｅ1 ］を示す。
【０１４０】図１５は、第１層の配線Ｅ1 のレイアウト
を示す。第１層の配線Ｅ1 は、ＣＭＯＳインバータＩＶ
1 ，ＩＶ2 の各部に電気的に直接接続される。
を示す。第１層の配線Ｅ1 は、ＣＭＯＳインバータＩＶ
1 ，ＩＶ2 の各部に電気的に直接接続される。
【０１５０】第１層の配線Ｅ1 のうち、配線Ｅ1aは、Ｐ
ＭＯＳトランジスタＴＲＰ1 ，ＴＲＰ2 のゲート電極Ｐ
Ｇ1 ，ＰＧ2 とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ
2 のゲート電極ＮＧ1 ，ＮＧ2 とを電気的に接続するロ
ーカル配線である。配線Ｅ1bは、ＰＭＯＳトランジスタ
ＴＲＰ1 ，ＴＲＰ2 のソース電極ＰＤs1，ＰＤs2を電源
線ＶDDに接続するための中間配線層である。配線Ｅ1c
は、ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2 のソース
電極ＮＤs1，ＮＤs2を電源線ＶSSに接続するための中間
配線層である。配線Ｅ1dは、ＰＭＯＳトランジスタＴＲ
Ｐ1 ，ＴＲＰ2 のドレイン電極ＰＤd1，ＰＤd2とＮＭＯ
ＳトランジスタＴＲＮ1 ，ＴＲＮ2 のドレイン電極ＮＤ
d1，ＮＤd2とを相互に接続するローカル配線である。
ＭＯＳトランジスタＴＲＰ1 ，ＴＲＰ2 のゲート電極Ｐ
Ｇ1 ，ＰＧ2 とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ
2 のゲート電極ＮＧ1 ，ＮＧ2 とを電気的に接続するロ
ーカル配線である。配線Ｅ1bは、ＰＭＯＳトランジスタ
ＴＲＰ1 ，ＴＲＰ2 のソース電極ＰＤs1，ＰＤs2を電源
線ＶDDに接続するための中間配線層である。配線Ｅ1c
は、ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2 のソース
電極ＮＤs1，ＮＤs2を電源線ＶSSに接続するための中間
配線層である。配線Ｅ1dは、ＰＭＯＳトランジスタＴＲ
Ｐ1 ，ＴＲＰ2 のドレイン電極ＰＤd1，ＰＤd2とＮＭＯ
ＳトランジスタＴＲＮ1 ，ＴＲＮ2 のドレイン電極ＮＤ
d1，ＮＤd2とを相互に接続するローカル配線である。
【０１６０】図１６は、第１層の配線Ｅ1 と第２層の配
線Ｅ2 とが重なり合う部分（スルーホールＴＨ2 が設け
られる場所）［Ｅ1 ，Ｅ2 ］を示す。
線Ｅ2 とが重なり合う部分（スルーホールＴＨ2 が設け
られる場所）［Ｅ1 ，Ｅ2 ］を示す。
【０１７０】図１７は、第２層の配線Ｅ2 のレイアウト
を示す。第２層の配線Ｅ2 は、主としてＣＭＯＳインバ
ータＩＶ1 ，ＩＶ2 と外部との間で入出力される信号の
ためのローカル配線を構成している。
を示す。第２層の配線Ｅ2 は、主としてＣＭＯＳインバ
ータＩＶ1 ，ＩＶ2 と外部との間で入出力される信号の
ためのローカル配線を構成している。
【０１８０】第２層の配線Ｅ2 のうち、電源線ＶDDを横
断して延在する配線Ｅ2aは、ＣＭＯＳインバータＩＶ1
，ＩＶ2 の入力端子ＩＮ1 ，ＩＮ2 を後述する第３層
のグローバル信号線ＧＬ0 ，ＧＬ1 に電気的に接続する
ためのローカル配線である。配線Ｅ2bは、ＰＭＯＳトラ
ンジスタＴＲＰ1 ，ＴＲＰ2 のソース電極ＰＤs1，ＰＤ
s2を電源線ＶDDに接続するための中間配線層である。配
線Ｅ2cは、ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2 の
ソース電極ＮＤs1，ＮＤs2を電源線ＶSSに接続するため
の中間配線層である。
断して延在する配線Ｅ2aは、ＣＭＯＳインバータＩＶ1
，ＩＶ2 の入力端子ＩＮ1 ，ＩＮ2 を後述する第３層
のグローバル信号線ＧＬ0 ，ＧＬ1 に電気的に接続する
ためのローカル配線である。配線Ｅ2bは、ＰＭＯＳトラ
ンジスタＴＲＰ1 ，ＴＲＰ2 のソース電極ＰＤs1，ＰＤ
s2を電源線ＶDDに接続するための中間配線層である。配
線Ｅ2cは、ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2 の
ソース電極ＮＤs1，ＮＤs2を電源線ＶSSに接続するため
の中間配線層である。
【０１９０】なお、ＣＭＯＳインバータＩＶ1 ，ＩＶ2
の出力端子ＯＵＴ1 ，ＯＵＴ2 を他のグローバル信号線
または他の素子に接続するための第２層の配線（ローカ
ル配線）は、図示していない。
の出力端子ＯＵＴ1 ，ＯＵＴ2 を他のグローバル信号線
または他の素子に接続するための第２層の配線（ローカ
ル配線）は、図示していない。
【０２００】図１８は、第２層の配線Ｅ2 と後述する第
３層の配線Ｅ3 とが重なり合う部分（スルーホールＴＨ
3 が設けられる場所）［Ｅ2 ，Ｅ3 ］を示す。図１９
は、第１層の配線Ｅ1 、第２層の配線Ｅ2 および第３層
の配線Ｅ3 の三者が重なり合う部分［Ｅ1 ，Ｅ2 ，Ｅ3
］を示す。
３層の配線Ｅ3 とが重なり合う部分（スルーホールＴＨ
3 が設けられる場所）［Ｅ2 ，Ｅ3 ］を示す。図１９
は、第１層の配線Ｅ1 、第２層の配線Ｅ2 および第３層
の配線Ｅ3 の三者が重なり合う部分［Ｅ1 ，Ｅ2 ，Ｅ3
］を示す。
【０２１０】図２０は、第３層の配線Ｅ3 のレイアウト
を示す。第３層の配線Ｅ3 は、ＣＭＯＳインバータＩＶ
1 ，ＩＶ2 および他の素子に対して共通の配線つまり電
源線ＶDD，ＶSSおよびグローバル信号線ＧＬ0 ，ＧＬ1
に用いられる。
を示す。第３層の配線Ｅ3 は、ＣＭＯＳインバータＩＶ
1 ，ＩＶ2 および他の素子に対して共通の配線つまり電
源線ＶDD，ＶSSおよびグローバル信号線ＧＬ0 ，ＧＬ1
に用いられる。
【０２２０】なお、グローバル信号線ＧＬ0 ，ＧＬ1
は、図１１のＤＲＡＭにおける各種信号線（図示せず）
の中の１つである。図１２〜図２０では２本の信号線Ｇ
Ｌ0 ，ＧＬ1 しか示されていないが、通常は他の信号線
Ｇ3 ，Ｇ4 ，…も並列に走っている。グローバル信号線
ＧＬは、電源線ＶDD，ＶSSの間の領域に配線するのは設
計上の制約から無理であり、その外側に配線するのが通
例である。
は、図１１のＤＲＡＭにおける各種信号線（図示せず）
の中の１つである。図１２〜図２０では２本の信号線Ｇ
Ｌ0 ，ＧＬ1 しか示されていないが、通常は他の信号線
Ｇ3 ，Ｇ4 ，…も並列に走っている。グローバル信号線
ＧＬは、電源線ＶDD，ＶSSの間の領域に配線するのは設
計上の制約から無理であり、その外側に配線するのが通
例である。
【０２３０】
【発明が解決しようとする課題】上記したように、従来
のＤＲＡＭにおける３層配線方式では、ローカル配線に
第１層および第２層の配線Ｅ1 ，Ｅ2 が用いられ、グロ
ーバル信号線ＧＬ0 ，ＧＬ1 や電源線ＶDD，ＶSSに第３
層の配線Ｅ3 が用いられている。ＭＯＳトランジスタＴ
ＲＰ1 ，ＴＲＰ2 ，ＴＲＮ1 ，ＴＲＮ2 は、そのチャン
ネル長さ方向が電源線ＶDD，ＶSSとほぼ平行になるよう
な向きで配置される。電源線ＶDD，ＶSSはアクティブエ
リア（トランジスタ領域）ＰＤ，ＮＤの真上に設けられ
る。グローバル信号線領域は、アクティブエリアＰＤ，
ＮＤの外側に設けられる。概して、ローカル配線を構成
する第１層および第２層の配線Ｅ1 ，Ｅ2 は、第３層の
配線Ｅ3 に対して垂直な方向に延ばされる。
のＤＲＡＭにおける３層配線方式では、ローカル配線に
第１層および第２層の配線Ｅ1 ，Ｅ2 が用いられ、グロ
ーバル信号線ＧＬ0 ，ＧＬ1 や電源線ＶDD，ＶSSに第３
層の配線Ｅ3 が用いられている。ＭＯＳトランジスタＴ
ＲＰ1 ，ＴＲＰ2 ，ＴＲＮ1 ，ＴＲＮ2 は、そのチャン
ネル長さ方向が電源線ＶDD，ＶSSとほぼ平行になるよう
な向きで配置される。電源線ＶDD，ＶSSはアクティブエ
リア（トランジスタ領域）ＰＤ，ＮＤの真上に設けられ
る。グローバル信号線領域は、アクティブエリアＰＤ，
ＮＤの外側に設けられる。概して、ローカル配線を構成
する第１層および第２層の配線Ｅ1 ，Ｅ2 は、第３層の
配線Ｅ3 に対して垂直な方向に延ばされる。
【０２４０】しかしながら、このような３層配線方式に
は種々の欠点がある。第１に、トランジスタをグローバ
ル信号線ＧＬに電気的に接続するために、アクティブエ
リアＰＤ，ＮＤから外へ第２層の配線Ｅ2 を引き回さな
くてはならない。第１層、第２層、第３層の配線Ｅ1 ，
Ｅ2 ，Ｅ3 の抵抗および容量の大きさは、Ｅ1 ＞Ｅ2＞
Ｅ3 の関係にある。したがって、第３層の配線Ｅ3 から
なるグローバル信号線ＧＬに代わって第２層の配線Ｅ2
が引き回されると、レイアウト面積が大きくなるうえ、
信号伝搬遅延時間が大きくなる。
は種々の欠点がある。第１に、トランジスタをグローバ
ル信号線ＧＬに電気的に接続するために、アクティブエ
リアＰＤ，ＮＤから外へ第２層の配線Ｅ2 を引き回さな
くてはならない。第１層、第２層、第３層の配線Ｅ1 ，
Ｅ2 ，Ｅ3 の抵抗および容量の大きさは、Ｅ1 ＞Ｅ2＞
Ｅ3 の関係にある。したがって、第３層の配線Ｅ3 から
なるグローバル信号線ＧＬに代わって第２層の配線Ｅ2
が引き回されると、レイアウト面積が大きくなるうえ、
信号伝搬遅延時間が大きくなる。
【０２５０】第２に、ローカル配線Ｅ1 ，Ｅ2 のいずれ
もＰＭＯＳトランジスタＴＲＰ1 ，ＴＲＰ2 とＮＭＯＳ
トランジスタＴＲＮ1 ，ＴＲＮ2 との間の拡散分離領域
を横断する方向に延ばされるため、この拡散分離領域に
おけるローカル配線Ｅ1 ，Ｅ2 の配線方向が制限されて
いる。たとえば、図１２において、ＣＭＯＳインバータ
ＩＶ1 の出力端子ＯＵＴ1 をその左側の他の素子（図示
せず）に電気的に接続する場合は、ＩＶ1 の入力端子Ｉ
Ｎ1 側のローカル配線Ｅ2 が拡散分離領域を塞ぐように
横断しているため、鎖線Ｅ2'で示すように第２層の配線
Ｅ2 をいったん電源線ＶDDおよびグローバル配線ＧＬ0
，ＧＬ1 の外へ出して遠く迂回させなくてはならな
い。
もＰＭＯＳトランジスタＴＲＰ1 ，ＴＲＰ2 とＮＭＯＳ
トランジスタＴＲＮ1 ，ＴＲＮ2 との間の拡散分離領域
を横断する方向に延ばされるため、この拡散分離領域に
おけるローカル配線Ｅ1 ，Ｅ2 の配線方向が制限されて
いる。たとえば、図１２において、ＣＭＯＳインバータ
ＩＶ1 の出力端子ＯＵＴ1 をその左側の他の素子（図示
せず）に電気的に接続する場合は、ＩＶ1 の入力端子Ｉ
Ｎ1 側のローカル配線Ｅ2 が拡散分離領域を塞ぐように
横断しているため、鎖線Ｅ2'で示すように第２層の配線
Ｅ2 をいったん電源線ＶDDおよびグローバル配線ＧＬ0
，ＧＬ1 の外へ出して遠く迂回させなくてはならな
い。
【０２６０】また、上記のようなＤＲＡＭでは、メモリ
アレイ回りの周辺回路に対しても第３層の電源線ＶDD，
ＶSSを引き回さなければならないため、第３層の配線の
使用率が高く、そのぶんレイアウト面積ひいてはチップ
面積が大きくなっている。
アレイ回りの周辺回路に対しても第３層の電源線ＶDD，
ＶSSを引き回さなければならないため、第３層の配線の
使用率が高く、そのぶんレイアウト面積ひいてはチップ
面積が大きくなっている。
【０２７０】本発明は、かかる従来技術の問題点を解決
するものであり、信号伝搬遅延時間の短縮化とレイアウ
ト面積の低減を実現する半導体装置および半導体メモリ
装置を提供することを目的とする。
するものであり、信号伝搬遅延時間の短縮化とレイアウ
ト面積の低減を実現する半導体装置および半導体メモリ
装置を提供することを目的とする。
【０２８０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体装置は、半導体基板の上に
第１の絶縁膜を介して第１層の配線が形成され、前記第
１層の配線の上に第２の絶縁膜を介して第２層の配線が
形成され、前記第２層の配線の上に第３の絶縁膜を介し
て第３層の配線が形成されている半導体装置において、
第１および第２の電源電圧を供給するための一対の第３
層の配線が所定の第１の方向に互いに平行に延在し、前
記第１および第２の電源電圧を供給するための一対の第
２層の配線が所定の位置にて第３の絶縁膜に形成された
スルーホールを介して前記一対の第３層の配線にそれぞ
れ接続され、かつそれらの接続点から前記第１の方向に
対してほぼ垂直な第２の方向に互いに平行に延在し、各
々のチャンネルの長さ方向が前記第２の方向とほぼ平行
になるようにして１つまたは複数の第１導電型のトラン
ジスタが一方の前記第２層の配線に沿って形成されると
ともに、各々のチャンネルの長さ方向が前記第２の方向
とほぼ平行になるようにして１つまたは複数の第２導電
型のトランジスタが他方の前記第２層の配線に沿って形
成され、任意の前記第１導電型のトランジスタまたは前
記第２導電型のトランジスタを他の素子に電気的に接続
するための第３層の配線が前記第１の方向に延在して前
記一対の第２層の配線の片方または双方を横断し、前記
一対の第２層の配線の少なくとも１つに接続されている
トランジスタの中で、前記第１の方向で互いに対向する
前記第１導電型のトランジスタと前記第２導電型のトラ
ンジスタとを電気的に接続するための第１層の配線が前
記第１の方向とほぼ平行に延在し、前記一対の第２層の
配線の少なくとも１つに接続されているトランジスタの
中で、前記第２の方向に任意の間隔を置いて配置された
任意の前記トランジスタ同士を電気的に接続するための
第２層の配線が前記第２の方向に延在してなる構成とし
た。
めに、本発明の第１の半導体装置は、半導体基板の上に
第１の絶縁膜を介して第１層の配線が形成され、前記第
１層の配線の上に第２の絶縁膜を介して第２層の配線が
形成され、前記第２層の配線の上に第３の絶縁膜を介し
て第３層の配線が形成されている半導体装置において、
第１および第２の電源電圧を供給するための一対の第３
層の配線が所定の第１の方向に互いに平行に延在し、前
記第１および第２の電源電圧を供給するための一対の第
２層の配線が所定の位置にて第３の絶縁膜に形成された
スルーホールを介して前記一対の第３層の配線にそれぞ
れ接続され、かつそれらの接続点から前記第１の方向に
対してほぼ垂直な第２の方向に互いに平行に延在し、各
々のチャンネルの長さ方向が前記第２の方向とほぼ平行
になるようにして１つまたは複数の第１導電型のトラン
ジスタが一方の前記第２層の配線に沿って形成されると
ともに、各々のチャンネルの長さ方向が前記第２の方向
とほぼ平行になるようにして１つまたは複数の第２導電
型のトランジスタが他方の前記第２層の配線に沿って形
成され、任意の前記第１導電型のトランジスタまたは前
記第２導電型のトランジスタを他の素子に電気的に接続
するための第３層の配線が前記第１の方向に延在して前
記一対の第２層の配線の片方または双方を横断し、前記
一対の第２層の配線の少なくとも１つに接続されている
トランジスタの中で、前記第１の方向で互いに対向する
前記第１導電型のトランジスタと前記第２導電型のトラ
ンジスタとを電気的に接続するための第１層の配線が前
記第１の方向とほぼ平行に延在し、前記一対の第２層の
配線の少なくとも１つに接続されているトランジスタの
中で、前記第２の方向に任意の間隔を置いて配置された
任意の前記トランジスタ同士を電気的に接続するための
第２層の配線が前記第２の方向に延在してなる構成とし
た。
【０２９０】また、本発明の第２の半導体装置は、上記
第１の半導体装置において、前記第１導電型のトランジ
スタおよび前記第２導電型のトランジスタは前記第１お
よび第２の電源電圧を供給するための前記一対の第２層
の配線で挟まれた領域内に配置され、前記第１導電型の
トランジスタまたは前記第２導電型のトランジスタを他
の素子に電気的に接続するための前記第３層の配線は前
記トランジスタの領域の上を通る位置に形成される構成
とした。
第１の半導体装置において、前記第１導電型のトランジ
スタおよび前記第２導電型のトランジスタは前記第１お
よび第２の電源電圧を供給するための前記一対の第２層
の配線で挟まれた領域内に配置され、前記第１導電型の
トランジスタまたは前記第２導電型のトランジスタを他
の素子に電気的に接続するための前記第３層の配線は前
記トランジスタの領域の上を通る位置に形成される構成
とした。
【０３００】本発明の半導体メモリ装置は、半導体基板
上に複数のボンディング・パッドが所定の第１の方向に
配列して設けられ、前記パッド列の片側または両側にメ
モリ周辺回路を介して１つまたは複数のメモリアレイが
配置され、前記半導体基板の上に第１の絶縁膜を介して
第１層の配線が形成され、前記第１層の配線の上に第２
の絶縁膜を介して第２層の配線が形成され、前記第２層
の配線の上に第３の絶縁膜を介して第３層の配線が形成
されている半導体メモリ装置において、第１および第２
の電源電圧を供給するための一対の第３層の配線が前記
パッド列と前記メモリアレイの間の領域内で前記第１の
方向にそれぞれ延在し、前記第１および第２の電源電圧
を供給するための一対の第２層の配線が、所定の位置に
て第３の絶縁膜に形成されたスルーホールを介して前記
一対の第３層の配線にそれぞれ接続され、かつそれらの
接続点から前記メモリアレイ側に向かうように前記第１
の方向とほぼ垂直な第２の方向にそれぞれ延在し、各々
のチャンネルの長さ方向が前記第２の方向とほぼ平行に
なるようにして１つまたは複数の第１導電型のトランジ
スタが一方の前記第２層の配線によって形成されるとと
もに、各々のチャンネルの長さ方向が前記第２の方向と
ほぼ平行になるようにして１つまたは複数の第２導電型
のトランジスタが他方の前記第２層の配線に沿って形成
され、任意の前記第１導電型のトランジスタまたは前記
第２導電型のトランジスタを他の素子に電気的に接続す
るための第３層の配線が前記第１の方向に延在して前記
一対の第２層の配線の片方または双方を横断し、前記一
対の第２層の配線の少なくとも１つに接続されているト
ランジスタの中で、前記第１の方向で互いに対向する前
記第１導電型のトランジスタと前記第２導電型のトラン
ジスタとを電気的に接続するための第１層の配線が前記
第１の方向とほぼ平行に延在し、前記一対の第２層の配
線の少なくとも１つに接続されているトランジスタの中
で、前記第２の方向に任意の間隔を置いて配置された任
意の前記トランジスタ同士を電気的に接続するための第
２層の配線が前記第２の方向に延在してなる構成とし
た。
上に複数のボンディング・パッドが所定の第１の方向に
配列して設けられ、前記パッド列の片側または両側にメ
モリ周辺回路を介して１つまたは複数のメモリアレイが
配置され、前記半導体基板の上に第１の絶縁膜を介して
第１層の配線が形成され、前記第１層の配線の上に第２
の絶縁膜を介して第２層の配線が形成され、前記第２層
の配線の上に第３の絶縁膜を介して第３層の配線が形成
されている半導体メモリ装置において、第１および第２
の電源電圧を供給するための一対の第３層の配線が前記
パッド列と前記メモリアレイの間の領域内で前記第１の
方向にそれぞれ延在し、前記第１および第２の電源電圧
を供給するための一対の第２層の配線が、所定の位置に
て第３の絶縁膜に形成されたスルーホールを介して前記
一対の第３層の配線にそれぞれ接続され、かつそれらの
接続点から前記メモリアレイ側に向かうように前記第１
の方向とほぼ垂直な第２の方向にそれぞれ延在し、各々
のチャンネルの長さ方向が前記第２の方向とほぼ平行に
なるようにして１つまたは複数の第１導電型のトランジ
スタが一方の前記第２層の配線によって形成されるとと
もに、各々のチャンネルの長さ方向が前記第２の方向と
ほぼ平行になるようにして１つまたは複数の第２導電型
のトランジスタが他方の前記第２層の配線に沿って形成
され、任意の前記第１導電型のトランジスタまたは前記
第２導電型のトランジスタを他の素子に電気的に接続す
るための第３層の配線が前記第１の方向に延在して前記
一対の第２層の配線の片方または双方を横断し、前記一
対の第２層の配線の少なくとも１つに接続されているト
ランジスタの中で、前記第１の方向で互いに対向する前
記第１導電型のトランジスタと前記第２導電型のトラン
ジスタとを電気的に接続するための第１層の配線が前記
第１の方向とほぼ平行に延在し、前記一対の第２層の配
線の少なくとも１つに接続されているトランジスタの中
で、前記第２の方向に任意の間隔を置いて配置された任
意の前記トランジスタ同士を電気的に接続するための第
２層の配線が前記第２の方向に延在してなる構成とし
た。
【０３１０】
【発明の実施の形態】以下、図１〜図１０を参照して本
発明の実施例を説明する。
発明の実施例を説明する。
【０３２０】図１に、本発明の一実施例による３層配線
構造を採用するＤＲＡＭにおけるメモリアレイ・バンク
ＭＢ、ボンディング・パッドＰＤ、主要な主電源線ＶD
D，ＶSSおよび副電源線ｖdd，ｖssのレイアウトを示
す。
構造を採用するＤＲＡＭにおけるメモリアレイ・バンク
ＭＢ、ボンディング・パッドＰＤ、主要な主電源線ＶD
D，ＶSSおよび副電源線ｖdd，ｖssのレイアウトを示
す。
【０３３０】このＤＲＡＭは、ボンディング・パッドを
チップ中央に配置し、その回りに回路を配置するＬＯＣ
（Lead On Chip）方式を採用しており、ボンディング・
パッドＰＤおよびメモリアレイ・バンクＭＢの配置構成
は従来のもの（図１１）とほぼ共通している。パッド列
側から見て各メモリアレイ・バンクＭＢK の正面部には
カラムデコーダＹＤＥＣが設けられている。この他に
も、パッド列と各メモリアレイ・バンクＭＢK との間に
はメインアンプ、冗長回路、アドレス遷移検出（ＡＴ
Ｄ）回路等の各種周辺回路（いずれも図示せず）が設け
られている。
チップ中央に配置し、その回りに回路を配置するＬＯＣ
（Lead On Chip）方式を採用しており、ボンディング・
パッドＰＤおよびメモリアレイ・バンクＭＢの配置構成
は従来のもの（図１１）とほぼ共通している。パッド列
側から見て各メモリアレイ・バンクＭＢK の正面部には
カラムデコーダＹＤＥＣが設けられている。この他に
も、パッド列と各メモリアレイ・バンクＭＢK との間に
はメインアンプ、冗長回路、アドレス遷移検出（ＡＴ
Ｄ）回路等の各種周辺回路（いずれも図示せず）が設け
られている。
【０３４０】主電源線ＶDD，ＶSSは、電源電圧パッドＰ
ＶDD，ＰＶSSと各メモリアレイ・バンクＭＢK との中間
の位置でパッド列と平行（Ｘ方向）に直線状に延びてい
る。これらの主電源線ＶDD，ＶSSから垂直（Ｙ方向）
に、主に各メモリアレイ・バンクＭＢK 側へ向かって、
多数の副電源線ｖdd，ｖssが分岐している。たとえば、
ＶDD，ｖddは３．３ボルトの電源線であり、ＶSS，ｖss
は０ボルトの電源線である。
ＶDD，ＰＶSSと各メモリアレイ・バンクＭＢK との中間
の位置でパッド列と平行（Ｘ方向）に直線状に延びてい
る。これらの主電源線ＶDD，ＶSSから垂直（Ｙ方向）
に、主に各メモリアレイ・バンクＭＢK 側へ向かって、
多数の副電源線ｖdd，ｖssが分岐している。たとえば、
ＶDD，ｖddは３．３ボルトの電源線であり、ＶSS，ｖss
は０ボルトの電源線である。
【０３５０】本実施例によれば、主電源線ＶDD，ＶSSは
第３層の配線からなり、副電源線ｖdd，ｖssは第２層の
配線からなり、第２層の副電源線ｖdd，ｖssが大部分の
メモリ周辺回路に行き渡る構成となっている。
第３層の配線からなり、副電源線ｖdd，ｖssは第２層の
配線からなり、第２層の副電源線ｖdd，ｖssが大部分の
メモリ周辺回路に行き渡る構成となっている。
【０３６０】図２に、本実施例により副電源線ｖdd，ｖ
ssに沿って設けられる周辺回路を構成する半導体素子た
とえばＣＭＯＳインバータにおける配線レイアウトを示
す。
ssに沿って設けられる周辺回路を構成する半導体素子た
とえばＣＭＯＳインバータにおける配線レイアウトを示
す。
【０３７０】図２において、主電源線ＶDD，ＶSSは従来
よりも狭い間隔を置いてパッド列とほぼ平行（Ｘ方向）
に延在している。副電源線ｖdd，ｖssは、所定の分岐点
（接続点）からパッド列とほぼ垂直（Ｙ方向）に分岐し
て互いに一定の間隔を置いて延びている。これらの副電
源線ｖdd，ｖssで挟まれた領域１０に２つのＣＭＯＳイ
ンバータＩＶ1 ，ＩＶ2 が並置されている。それらの等
価回路は図２２に示すものと同じである。
よりも狭い間隔を置いてパッド列とほぼ平行（Ｘ方向）
に延在している。副電源線ｖdd，ｖssは、所定の分岐点
（接続点）からパッド列とほぼ垂直（Ｙ方向）に分岐し
て互いに一定の間隔を置いて延びている。これらの副電
源線ｖdd，ｖssで挟まれた領域１０に２つのＣＭＯＳイ
ンバータＩＶ1 ，ＩＶ2 が並置されている。それらの等
価回路は図２２に示すものと同じである。
【０３８０】図２の配線レイアウトは、第１層、第２層
および第３層の配線が重ね合わさった全体のレイアウト
である。図３〜図１０に各層別のレイアウトを示す。
および第３層の配線が重ね合わさった全体のレイアウト
である。図３〜図１０に各層別のレイアウトを示す。
【０３９０】図３は、ＣＭＯＳインバータＩＶ1 ，ＩＶ
2 のゲートおよび拡散層のレイアウトである。ＰＭＯＳ
トランジスタＴＲＰ1 ，ＴＲＰ2 は、各々のチャンネル
長さ方向が副電源線ｖddの方向とほぼ平行になる向き
（Ｙ方向）で、副電源線ｖddに沿って領域１０内に設け
られる。ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2 は、
各々のチャンネル長さ方向が副電源線ｖssの方向とほぼ
平行になる向き（Ｙ方向）で、副電源線ｖssに沿って領
域１０内に設けられる。ＰＭＯＳトランジスタＴＲＰ1
，ＴＲＰ2 とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2
とは、Ｘ方向においてそれぞれ対向している。各ゲー
ト電極ＰＧ1 ，ＰＧ2 ，ＮＧ1 ，ＮＧ2 は、たとえばポ
リシリコンからなり、酸化膜（１０２）を介して基板
（１００）上にたとえばＣＶＤで形成される。
2 のゲートおよび拡散層のレイアウトである。ＰＭＯＳ
トランジスタＴＲＰ1 ，ＴＲＰ2 は、各々のチャンネル
長さ方向が副電源線ｖddの方向とほぼ平行になる向き
（Ｙ方向）で、副電源線ｖddに沿って領域１０内に設け
られる。ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2 は、
各々のチャンネル長さ方向が副電源線ｖssの方向とほぼ
平行になる向き（Ｙ方向）で、副電源線ｖssに沿って領
域１０内に設けられる。ＰＭＯＳトランジスタＴＲＰ1
，ＴＲＰ2 とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2
とは、Ｘ方向においてそれぞれ対向している。各ゲー
ト電極ＰＧ1 ，ＰＧ2 ，ＮＧ1 ，ＮＧ2 は、たとえばポ
リシリコンからなり、酸化膜（１０２）を介して基板
（１００）上にたとえばＣＶＤで形成される。
【０４００】図４は、上記ゲート電極ＰＧ1 ，ＰＧ2 ，
ＮＧ1 ，ＮＧ2 と本実施例による第１層の配線Ｅ1 とが
重なり合う部分（スルーホールＴＨ1 が設けられる場
所）［Ｇ，Ｅ1 ］を示す。
ＮＧ1 ，ＮＧ2 と本実施例による第１層の配線Ｅ1 とが
重なり合う部分（スルーホールＴＨ1 が設けられる場
所）［Ｇ，Ｅ1 ］を示す。
【０４１０】図５は、第１層の配線Ｅ1 のレイアウトを
示す。第１層の配線Ｅ1 は、主にＸ方向に延在し、領域
１０内で互いに対向するＰＭＯＳトランジスタＴＲＰ1
，ＴＲＰ2 とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2
とを電気的に接続するためのローカル配線に用いられ
る。第１層の配線Ｅ1 は、第１の絶縁膜（１０２，１０
４）の上にたとえばＣＶＤで形成され、スルーホールＴ
Ｈ1 を介してＣＭＯＳインバータＩＶ1 ，ＩＶ2 の各部
に電気的に接続される。
示す。第１層の配線Ｅ1 は、主にＸ方向に延在し、領域
１０内で互いに対向するＰＭＯＳトランジスタＴＲＰ1
，ＴＲＰ2 とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2
とを電気的に接続するためのローカル配線に用いられ
る。第１層の配線Ｅ1 は、第１の絶縁膜（１０２，１０
４）の上にたとえばＣＶＤで形成され、スルーホールＴ
Ｈ1 を介してＣＭＯＳインバータＩＶ1 ，ＩＶ2 の各部
に電気的に接続される。
【０４２０】第１層の配線Ｅ1 のうち、配線Ｅ1aは、Ｐ
ＭＯＳトランジスタＴＲＰ1 ，ＴＲＰ2 のゲート電極Ｐ
Ｇ1 ，ＰＧ2 とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ
2 のゲート電極ＮＧ1 ，ＮＧ2 とをそれぞれ電気的に接
続するローカル配線である。配線Ｅ1bは、ＰＭＯＳトラ
ンジスタＴＲＰ1 ，ＴＲＰ2 のソース電極ＰＤs1，ＰＤ
s2を副電源線ｖddに接続するための中間配線層である。
配線Ｅ1cは、ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2
のソース電極ＮＤs1，ＮＤs2を副電源線ｖssに接続する
ための中間配線層である。配線Ｅ1dは、ＰＭＯＳトラン
ジスタＴＲＰ1,ＴＲＰ2 のドレイン電極ＰＤd1，ＰＤd2
とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2 のドレイン
電極ＮＤd1，ＮＤd2とをそれぞれ相互に接続するローカ
ル配線である。
ＭＯＳトランジスタＴＲＰ1 ，ＴＲＰ2 のゲート電極Ｐ
Ｇ1 ，ＰＧ2 とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ
2 のゲート電極ＮＧ1 ，ＮＧ2 とをそれぞれ電気的に接
続するローカル配線である。配線Ｅ1bは、ＰＭＯＳトラ
ンジスタＴＲＰ1 ，ＴＲＰ2 のソース電極ＰＤs1，ＰＤ
s2を副電源線ｖddに接続するための中間配線層である。
配線Ｅ1cは、ＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2
のソース電極ＮＤs1，ＮＤs2を副電源線ｖssに接続する
ための中間配線層である。配線Ｅ1dは、ＰＭＯＳトラン
ジスタＴＲＰ1,ＴＲＰ2 のドレイン電極ＰＤd1，ＰＤd2
とＮＭＯＳトランジスタＴＲＮ1 ，ＴＲＮ2 のドレイン
電極ＮＤd1，ＮＤd2とをそれぞれ相互に接続するローカ
ル配線である。
【０４３０】図６は、第１層の配線Ｅ1 と第２層の配線
Ｅ2 とが重なり合う部分（スルーホールＴＨ2 が設けら
れる場所）［Ｅ1 ，Ｅ2 ］を示す。これらの接続点［Ｅ
1 ，Ｅ2 ］は、ＣＭＯＳインバータＩＶ1 ，ＩＶ2 の出
力端子ＯＵＴ1 ，ＯＵＴ2 にそれぞれ対応する部分であ
る。
Ｅ2 とが重なり合う部分（スルーホールＴＨ2 が設けら
れる場所）［Ｅ1 ，Ｅ2 ］を示す。これらの接続点［Ｅ
1 ，Ｅ2 ］は、ＣＭＯＳインバータＩＶ1 ，ＩＶ2 の出
力端子ＯＵＴ1 ，ＯＵＴ2 にそれぞれ対応する部分であ
る。
【０４４０】図７は、第２層の配線Ｅ2 のレイアウトを
示す。本実施例における第２層の配線Ｅ2 は、主にＹ方
向に延在し、ＣＭＯＳインバータＩＶ1 ，ＩＶ2 と外部
との間で入出力される信号のためのローカル配線に用い
られるだけでなく、各トランジスタに基準電圧を供給す
るための副電源線にも用いられる。第２層の配線Ｅ2
は、第２の絶縁膜（１０６）の上にたとえばＣＶＤで形
成され、スルーホールＴＨ2 を介して第１層の配線Ｅ1
に電気的に接続される。
示す。本実施例における第２層の配線Ｅ2 は、主にＹ方
向に延在し、ＣＭＯＳインバータＩＶ1 ，ＩＶ2 と外部
との間で入出力される信号のためのローカル配線に用い
られるだけでなく、各トランジスタに基準電圧を供給す
るための副電源線にも用いられる。第２層の配線Ｅ2
は、第２の絶縁膜（１０６）の上にたとえばＣＶＤで形
成され、スルーホールＴＨ2 を介して第１層の配線Ｅ1
に電気的に接続される。
【０４５０】第２層の配線Ｅ2 のうち、主電源線ＶDD，
ＶSSとの接続点から下方垂直（Ｙ方向）に延びる幅広の
配線Ｅ2a，Ｅ2bは、それぞれ副電源線ｖdd，ｖssを構成
している。
ＶSSとの接続点から下方垂直（Ｙ方向）に延びる幅広の
配線Ｅ2a，Ｅ2bは、それぞれ副電源線ｖdd，ｖssを構成
している。
【０４６０】副電源線ｖddから分岐してＰＭＯＳトラン
ジスタＴＲＰ1 ，ＴＲＰ2 のソース電極ＰＤs1，ＰＤs2
の上に被さる配線Ｅ2cは、それらのソース電極ＰＤs1，
ＰＤs2を副電源線ｖddひいては主電源線ＶDDに電気的に
接続するための中間配線層である。
ジスタＴＲＰ1 ，ＴＲＰ2 のソース電極ＰＤs1，ＰＤs2
の上に被さる配線Ｅ2cは、それらのソース電極ＰＤs1，
ＰＤs2を副電源線ｖddひいては主電源線ＶDDに電気的に
接続するための中間配線層である。
【０４７０】また、副電源線ｖssから分岐してＮＭＯＳ
トランジスタＴＲＮ1 ，ＴＲＮ2 のソース電極ＮＤs1，
ＮＤs2の上に被さっている配線Ｅ2dは、それらのソース
電極ＮＤs1，ＮＤs2を副電源線ｖssひいては主電源線Ｖ
SSに電気的に接続するための中間配線層である。
トランジスタＴＲＮ1 ，ＴＲＮ2 のソース電極ＮＤs1，
ＮＤs2の上に被さっている配線Ｅ2dは、それらのソース
電極ＮＤs1，ＮＤs2を副電源線ｖssひいては主電源線Ｖ
SSに電気的に接続するための中間配線層である。
【０４８０】第１層の配線Ｅ1d，Ｅ1dとの接続点［Ｅ1
，Ｅ2 ］からＹ方向に延びる配線Ｅ2eは、ＣＭＯＳイ
ンバータＩＶ1 ，ＩＶ2 の出力端子ＯＵＴ1 ，ＯＵＴ2
を領域１０内の他の素子（図示せず）に電気的に接続す
るためのローカル配線である。
，Ｅ2 ］からＹ方向に延びる配線Ｅ2eは、ＣＭＯＳイ
ンバータＩＶ1 ，ＩＶ2 の出力端子ＯＵＴ1 ，ＯＵＴ2
を領域１０内の他の素子（図示せず）に電気的に接続す
るためのローカル配線である。
【０４９０】ＣＭＯＳインバータＩＶ1 ，ＩＶ2 の入力
端子ＩＮ1 ，ＩＮ2 に位置する配線Ｅ2fは、それらの入
力端子ＩＮ1 ，ＩＮ2 を後述する第３層のグローバル信
号線ＧＬ0 ，ＧＬ1 にそれぞれ接続するための中間配線
層である。
端子ＩＮ1 ，ＩＮ2 に位置する配線Ｅ2fは、それらの入
力端子ＩＮ1 ，ＩＮ2 を後述する第３層のグローバル信
号線ＧＬ0 ，ＧＬ1 にそれぞれ接続するための中間配線
層である。
【０５００】図８は、第２層の配線Ｅ2 と後述する第３
層の配線Ｅ3 とが重なり合う部分（スルーホールＴＨ3
の在る場所）［Ｅ2 ，Ｅ3 ］を示す。本実施例におい
て、この型の接続点［Ｅ2 ，Ｅ3 ］は、主電源線ＶDD，
ＶSSと副電源線ｖdd，ｖssとを接続するために設けられ
る。
層の配線Ｅ3 とが重なり合う部分（スルーホールＴＨ3
の在る場所）［Ｅ2 ，Ｅ3 ］を示す。本実施例におい
て、この型の接続点［Ｅ2 ，Ｅ3 ］は、主電源線ＶDD，
ＶSSと副電源線ｖdd，ｖssとを接続するために設けられ
る。
【０５１０】図９は、第１層の配線Ｅ1 、第２層の配線
Ｅ2 および第３層の配線Ｅ3 の三者が重なり合う部分
［Ｅ1 ，Ｅ2 ，Ｅ3 ］を示す。本実施例において、この
型の接続点［Ｅ1 ，Ｅ2 ，Ｅ3 ］は、グローバル信号線
ＧＬ0 ，ＧＬ1 をＣＭＯＳインバータＩＶ1 ，ＩＶ2 の
入力端子ＩＮ1 ，ＩＮ2 （トランジスタＴＲＰ1 ，ＴＲ
Ｐ2 ，ＴＲＮ1 ，ＴＲＮ2 のゲート電極ＰＧ1 ，ＰＧ2
，ＮＧ1 ，ＮＧ2 ）に電気的に接続するために設けら
れる。
Ｅ2 および第３層の配線Ｅ3 の三者が重なり合う部分
［Ｅ1 ，Ｅ2 ，Ｅ3 ］を示す。本実施例において、この
型の接続点［Ｅ1 ，Ｅ2 ，Ｅ3 ］は、グローバル信号線
ＧＬ0 ，ＧＬ1 をＣＭＯＳインバータＩＶ1 ，ＩＶ2 の
入力端子ＩＮ1 ，ＩＮ2 （トランジスタＴＲＰ1 ，ＴＲ
Ｐ2 ，ＴＲＮ1 ，ＴＲＮ2 のゲート電極ＰＧ1 ，ＰＧ2
，ＮＧ1 ，ＮＧ2 ）に電気的に接続するために設けら
れる。
【０５２０】図１０は、第３層の配線Ｅ3 のレイアウト
を示す。第３層の配線Ｅ3 は、主にＸ方向に延在し、主
電源線ＶDD，ＶSSおよびグローバル信号線ＧＬ0 ，ＧＬ
1 に用いられる。第３層の配線Ｅ3 は、第３の絶縁膜
（１０８）の上にたとえばＣＶＤで形成され、スルーホ
ールＴＨ3 を介して第２層の配線Ｅ2 に電気的に接続さ
れる。本実施例では、グローバル信号線ＧＬ0 ，ＧＬ1
を構成する第３層の配線Ｅ3a，Ｅ3bが、領域１０の外か
ら副電源線ｖdd，ｖssおよびアクティブエリア（トラン
ジスタ領域）ＰＤ，ＮＤの上を横断（通過）して接続点
［Ｅ1 ，Ｅ2 ，Ｅ］までＸ方向に延びている。
を示す。第３層の配線Ｅ3 は、主にＸ方向に延在し、主
電源線ＶDD，ＶSSおよびグローバル信号線ＧＬ0 ，ＧＬ
1 に用いられる。第３層の配線Ｅ3 は、第３の絶縁膜
（１０８）の上にたとえばＣＶＤで形成され、スルーホ
ールＴＨ3 を介して第２層の配線Ｅ2 に電気的に接続さ
れる。本実施例では、グローバル信号線ＧＬ0 ，ＧＬ1
を構成する第３層の配線Ｅ3a，Ｅ3bが、領域１０の外か
ら副電源線ｖdd，ｖssおよびアクティブエリア（トラン
ジスタ領域）ＰＤ，ＮＤの上を横断（通過）して接続点
［Ｅ1 ，Ｅ2 ，Ｅ］までＸ方向に延びている。
【０５３０】上記したように、本実施例の３層配線方式
においては、Ｘ方向に延びる第３層の配線Ｅ3c，Ｅ3dか
らなる主電源線ＶDD，ＶSSの任意の位置［Ｅ2 ，Ｅ3 ］
より垂直に分岐するように第２層の配線Ｅ2a，Ｅ2bから
なる一対の副電源線ｖdd，ｖssをＹ方向に延ばし、それ
らの副電源線ｖdd，ｖssで挟まれた領域１０内に所望の
素子を配置している。これによって、抵抗および容量が
比較的小さい第３層の配線Ｅ3a，Ｅ3bからなるＹ方向の
グローバル信号線ＧＬ0 ，ＧＬ1 が第２層の副電源線ｖ
dd，ｖssおよびアクティブエリアＰＤ，ＮＤの上を通る
こと（オーバーセル・ラウティング）が可能である。し
たがって、グローバル信号線ＧＬ0 ，ＧＬ1 との接続の
ために、アクティブエリアＰＤ，ＮＤから抵抗および容
量が比較的大きい第２層の配線Ｅ2 を引き回す必要がな
くなり、信号伝搬遅延時間を短縮することができ、その
ぶんレイアウト面積も小さくなる。
においては、Ｘ方向に延びる第３層の配線Ｅ3c，Ｅ3dか
らなる主電源線ＶDD，ＶSSの任意の位置［Ｅ2 ，Ｅ3 ］
より垂直に分岐するように第２層の配線Ｅ2a，Ｅ2bから
なる一対の副電源線ｖdd，ｖssをＹ方向に延ばし、それ
らの副電源線ｖdd，ｖssで挟まれた領域１０内に所望の
素子を配置している。これによって、抵抗および容量が
比較的小さい第３層の配線Ｅ3a，Ｅ3bからなるＹ方向の
グローバル信号線ＧＬ0 ，ＧＬ1 が第２層の副電源線ｖ
dd，ｖssおよびアクティブエリアＰＤ，ＮＤの上を通る
こと（オーバーセル・ラウティング）が可能である。し
たがって、グローバル信号線ＧＬ0 ，ＧＬ1 との接続の
ために、アクティブエリアＰＤ，ＮＤから抵抗および容
量が比較的大きい第２層の配線Ｅ2 を引き回す必要がな
くなり、信号伝搬遅延時間を短縮することができ、その
ぶんレイアウト面積も小さくなる。
【０５４０】また、上記のようにグローバル信号線ＧＬ
0 ，ＧＬ1 との接続のための第２層の配線Ｅ2 を引き回
す必要がないため、領域１０（特に拡散分離領域）を第
２層の配線Ｅ2 のために有効利用することができる。本
実施例では、ＣＭＯＳインバータＩＶ1 ，ＩＶ2 の出力
端子ＯＵＴ1 ，ＯＵＴ2 から第２層の配線Ｅ2eをＹ方向
に延ばすことで、領域１０内の他の素子（図示せず）に
最短距離で接続することが可能となっている。このこと
も、レイアウト面積の低減に大きく寄与する。
0 ，ＧＬ1 との接続のための第２層の配線Ｅ2 を引き回
す必要がないため、領域１０（特に拡散分離領域）を第
２層の配線Ｅ2 のために有効利用することができる。本
実施例では、ＣＭＯＳインバータＩＶ1 ，ＩＶ2 の出力
端子ＯＵＴ1 ，ＯＵＴ2 から第２層の配線Ｅ2eをＹ方向
に延ばすことで、領域１０内の他の素子（図示せず）に
最短距離で接続することが可能となっている。このこと
も、レイアウト面積の低減に大きく寄与する。
【０５５０】また、本実施例のようなＬＯＣ方式のＤＲ
ＡＭでは、第２層の配線Ｅ2a，Ｅ2bからなる一対の副電
源線ｖdd，ｖssをメモリアレイ回りの周辺回路まで引き
延ばすことで、殆どの周辺回路に副電源線ｖdd，ｖssを
行き渡らせることができる。これにより、主電源線ＶD
D，ＶSSの配線長を少なくし、第３層の配線の使用率を
少なくすることができる。このことは、レイアウト面積
の低減に寄与するだけでなく、チップ面積の大幅な小型
化をも可能とする。
ＡＭでは、第２層の配線Ｅ2a，Ｅ2bからなる一対の副電
源線ｖdd，ｖssをメモリアレイ回りの周辺回路まで引き
延ばすことで、殆どの周辺回路に副電源線ｖdd，ｖssを
行き渡らせることができる。これにより、主電源線ＶD
D，ＶSSの配線長を少なくし、第３層の配線の使用率を
少なくすることができる。このことは、レイアウト面積
の低減に寄与するだけでなく、チップ面積の大幅な小型
化をも可能とする。
【０５６０】上記した実施例における主電源線、副電源
線あるいはトランジスタ等の配線・配置パターンは一例
にすぎず、任意の変形が可能である。
線あるいはトランジスタ等の配線・配置パターンは一例
にすぎず、任意の変形が可能である。
【０５７０】たとえば、上記実施例では、アクティブエ
リアＰＤ，ＮＤが副電源線ｖdd，ｖssの間の領域１０内
に配置されたが、領域１０から外にはみ出した配置とす
ることも可能である。グローバル信号線ＧＬ0 ，ＧＬ1
は、副電源線ｖdd，ｖssの双方を横断するように配線さ
れてもよい。グローバル信号線ＧＬ0 ，ＧＬ1 は任意の
信号の伝搬に用いられてよい。
リアＰＤ，ＮＤが副電源線ｖdd，ｖssの間の領域１０内
に配置されたが、領域１０から外にはみ出した配置とす
ることも可能である。グローバル信号線ＧＬ0 ，ＧＬ1
は、副電源線ｖdd，ｖssの双方を横断するように配線さ
れてもよい。グローバル信号線ＧＬ0 ，ＧＬ1 は任意の
信号の伝搬に用いられてよい。
【０５８０】上記実施例では、第１層の配線Ｅ1 および
第３層の配線Ｅ3 が主にＸ方向に延在し、第２層の配線
Ｅ2 が主にＹ方向に延在する構成であった。この関係を
逆にすることも可能であり、さらには各層の配線をＸ方
向およびＹ方向に延ばすことも可能である。
第３層の配線Ｅ3 が主にＸ方向に延在し、第２層の配線
Ｅ2 が主にＹ方向に延在する構成であった。この関係を
逆にすることも可能であり、さらには各層の配線をＸ方
向およびＹ方向に延ばすことも可能である。
【０５９０】上記実施例による３層配線方式はＣＭＯＳ
回路に好適なものではあるが、他の半導体回路にも本発
明は適用可能である。したがって、各層の配線における
機能または接続目的、個数、配線パターン等は任意に設
定・選択することができる。
回路に好適なものではあるが、他の半導体回路にも本発
明は適用可能である。したがって、各層の配線における
機能または接続目的、個数、配線パターン等は任意に設
定・選択することができる。
【０６００】また、本発明は、４層以上の多層配線に含
まれる３つの層の配線にも適用可能なものである。
まれる３つの層の配線にも適用可能なものである。
【０６１０】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、電源電圧を供給するための電源線を互いに
直交する方向に延びる第３層の配線および第２層の配線
で構成し、第２層の配線からなる電源線に沿って所定の
向きでトランジスタを配置し、各トランジスタを互いに
直交する方向に延びる第３層の配線および第２層の配線
で他のトランジスタまたは素子に電気的に接続するよう
にしたので、各層の配線を有効的に使用し、信号伝搬遅
延時間を短縮し、レイアウト面積を低減することが可能
である。
置によれば、電源電圧を供給するための電源線を互いに
直交する方向に延びる第３層の配線および第２層の配線
で構成し、第２層の配線からなる電源線に沿って所定の
向きでトランジスタを配置し、各トランジスタを互いに
直交する方向に延びる第３層の配線および第２層の配線
で他のトランジスタまたは素子に電気的に接続するよう
にしたので、各層の配線を有効的に使用し、信号伝搬遅
延時間を短縮し、レイアウト面積を低減することが可能
である。
【０６２０】本発明の半導体メモリ装置によれば、上記
の効果に加えて、ＬＯＣ方式のメモリ装置におけるメモ
リアレイ回りの周辺回路のレイアウト面積も小さくする
ことが可能であり、チップ面積を小型化することができ
る。
の効果に加えて、ＬＯＣ方式のメモリ装置におけるメモ
リアレイ回りの周辺回路のレイアウト面積も小さくする
ことが可能であり、チップ面積を小型化することができ
る。
【図１】本発明の一実施例による３層配線構造を採用す
るＤＲＡＭにおける要部のレイアウトを示す略平面図で
ある。
るＤＲＡＭにおける要部のレイアウトを示す略平面図で
ある。
【図２】実施例における副電源線に沿って設けられる周
辺回路を構成する半導体素子の一例（ＣＭＯＳインバー
タ）の配線レイアウトを示す図である。
辺回路を構成する半導体素子の一例（ＣＭＯＳインバー
タ）の配線レイアウトを示す図である。
【図３】実施例におけるＣＭＯＳインバータのゲートお
よび拡散層のレイアウトを示す図である。
よび拡散層のレイアウトを示す図である。
【図４】実施例においてゲート電極と第１層の配線とが
重なり合う部分のレイアウトをを示す図である。
重なり合う部分のレイアウトをを示す図である。
【図５】実施例における第１層の配線のレイアウトを示
す図である。
す図である。
【図６】実施例において第１層の配線と第２層の配線と
が重なり合う部分のレイアウトを示す図である。
が重なり合う部分のレイアウトを示す図である。
【図７】実施例における第２層の配線のレイアウトを示
す図である。
す図である。
【図８】実施例において第２層の配線と第３層の配線と
が重なり合う部分のレイアウトを示す図である。
が重なり合う部分のレイアウトを示す図である。
【図９】実施例において第１層の配線と第２層の配線と
第３層の配線とが重なり合う部分のレイアウトを示す図
である。
第３層の配線とが重なり合う部分のレイアウトを示す図
である。
【図１０】実施例における第３層の配線のレイアウトを
示す図である。
示す図である。
【図１１】従来の３層配線方式を採用するＤＲＡＭにお
ける要部のレイアウトを示す略平面図である。
ける要部のレイアウトを示す略平面図である。
【図１２】従来のＤＲＡＭにおける副電源線に沿って設
けられる周辺回路を構成する半導体素子の一例（ＣＭＯ
Ｓインバータ）の配線レイアウトを示す図である。
けられる周辺回路を構成する半導体素子の一例（ＣＭＯ
Ｓインバータ）の配線レイアウトを示す図である。
【図１３】従来の３層配線方式におけるＣＭＯＳインバ
ータのゲートおよび拡散層のレイアウトを示す図であ
る。
ータのゲートおよび拡散層のレイアウトを示す図であ
る。
【図１４】従来の３層配線方式においてゲート電極と第
１層の配線とが重なり合う部分のレイアウトをを示す図
である。
１層の配線とが重なり合う部分のレイアウトをを示す図
である。
【図１５】従来の３層配線方式における第１層の配線の
レイアウトを示す図である。
レイアウトを示す図である。
【図１６】従来の３層配線方式において第１層の配線と
第２層の配線とが重なり合う部分のレイアウトを示す図
である。
第２層の配線とが重なり合う部分のレイアウトを示す図
である。
【図１７】従来の３層配線方式における第２層の配線の
レイアウトを示す図である。
レイアウトを示す図である。
【図１８】従来の３層配線方式において第２層の配線と
第３層の配線とが重なり合う部分のレイアウトを示す図
である。
第３層の配線とが重なり合う部分のレイアウトを示す図
である。
【図１９】従来の３層配線方式において第１層の配線と
第２層の配線と第３層の配線とが重なり合う部分のレイ
アウトを示す図である。
第２層の配線と第３層の配線とが重なり合う部分のレイ
アウトを示す図である。
【図２０】従来の３層配線方式における第３層の配線の
レイアウトを示す図である。
レイアウトを示す図である。
【図２１】半導体装置における３層配線構造の一例を示
す断面図である。
す断面図である。
【図２２】ＣＭＯＳインバータの等価回路を示す回路図
である。
である。
１０ 領域
１００ 半導体基板
１０２，１０４ 第１の絶縁膜
１０６ 第２の絶縁膜
１０８ 第３の絶縁膜
Ｅ1 第１層の配線
Ｅ2 第２層の配線
Ｅ3 第３層の配線
ＴＲＰ1 ，ＴＲＰ2 ＰＭＯＳトランジスタ
ＴＲＰ1 ，ＴＲＰ2 ＰＭＯＳトランジスタ
ＩＶ1 ，ＩＶ2 ＣＭＯＳインバータ
ＶDD，ＶSS 主電源線
ｖdd，ｖss 副電源線
ＧＬ0 ，ＧＬ1 グローバル信号線
フロントページの続き
(72)発明者 平 雅之
茨城県稲敷郡美浦村木原2355番地 日本
テキサス・インスツルメンツ株式会社内
(72)発明者 佐伯 亮
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(56)参考文献 特開 平７−297188（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/3205
H01L 27/108
H01L 21/82
Claims (3)
- 【請求項１】 半導体基板の上に第１の絶縁膜を介して
第１層の配線が形成され、前記第１層の配線の上に第２
の絶縁膜を介して第２層の配線が形成され、前記第２層
の配線の上に第３の絶縁膜を介して第３層の配線が形成
されている半導体装置において、 第１および第２の電源電圧を供給するための一対の第３
層の配線が所定の第１の方向に互いに平行に延在し、 前記第１および第２の電源電圧を供給するための一対の
第２層の配線が所定の位置にて第３の絶縁膜に形成され
たスルーホールを介して前記一対の第３層の配線にそれ
ぞれ接続され、かつそれらの接続点から前記第１の方向
に対してほぼ垂直な第２の方向に互いに平行に延在し、 各々のチャンネルの長さ方向が前記第２の方向とほぼ平
行になるようにして１つまたは複数の第１導電型のトラ
ンジスタが一方の前記第２層の配線に沿って形成される
とともに、各々のチャンネルの長さ方向が前記第２の方
向とほぼ平行になるようにして１つまたは複数の第２導
電型のトランジスタが他方の前記第２層の配線に沿って
形成され、 任意の前記第１導電型のトランジスタまたは前記第２導
電型のトランジスタを他の素子に電気的に接続するため
の第３層の配線が前記第１の方向に延在して前記一対の
第２層の配線の片方または双方を横断し、 前記一対の第２層の配線の少なくとも１つに接続されて
いるトランジスタの中で、前記第１の方向で互いに対向
する前記第１導電型のトランジスタと前記第２導電型の
トランジスタとを電気的に接続するための第１層の配線
が前記第１の方向とほぼ平行に延在し、 前記一対の第２層の配線の少なくとも１つに接続されて
いるトランジスタの中で、前記第２の方向に任意の間隔
を置いて配置された任意の前記トランジスタ同士を電気
的に接続するための第２層の配線が前記第２の方向に延
在してなることを特徴とする半導体装置。 - 【請求項２】 前記第１導電型のトランジスタおよび前
記第２導電型のトランジスタは前記第１および第２の電
源電圧を供給するための前記一対の第２層の配線で挟ま
れた領域内に配置され、前記第１導電型のトランジスタ
または前記第２導電型のトランジスタを他の素子に電気
的に接続するための前記第３層の配線は前記トランジス
タの領域の上を通る位置に形成されることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 半導体基板上に複数のボンディング・パ
ッドが所定の第１の方向に配列して設けられ、前記パッ
ド列の片側または両側にメモリ周辺回路を介して１つま
たは複数のメモリアレイが配置され、前記半導体基板の
上に第１の絶縁膜を介して第１層の配線が形成され、前
記第１層の配線の上に第２の絶縁膜を介して第２層の配
線が形成され、前記第２層の配線の上に第３の絶縁膜を
介して第３層の配線が形成されている半導体メモリ装置
において、 第１および第２の電源電圧を供給するための一対の第３
層の配線が前記パッド列と前記メモリアレイの間の領域
内で前記第１の方向にそれぞれ延在し、 前記第１および第２の電源電圧を供給するための一対の
第２層の配線が、所定の位置にて第３の絶縁膜に形成さ
れたスルーホールを介して前記一対の第３層の配線にそ
れぞれ接続され、かつそれらの接続点から前記メモリア
レイ側に向かうように前記第１の方向とほぼ垂直な第２
の方向にそれぞれ延在し、 各々のチャンネルの長さ方向が前記第２の方向とほぼ平
行になるようにして１つまたは複数の第１導電型のトラ
ンジスタが一方の前記第２層の配線によって形成される
とともに、各々のチャンネルの長さ方向が前記第２の方
向とほぼ平行になるようにして１つまたは複数の第２導
電型のトランジスタが他方の前記第２層の配線に沿って
形成され、 任意の前記第１導電型のトランジスタまたは前記第２導
電型のトランジスタを他の素子に電気的に接続するため
の第３層の配線が前記第１の方向に延在して前記一対の
第２層の配線の片方または双方を横断し、 前記一対の第２層の配線の少なくとも１つに接続されて
いるトランジスタの中で、前記第１の方向で互いに対向
する前記第１導電型のトランジスタと前記第２導電型の
トランジスタとを電気的に接続するための第１層の配線
が前記第１の方向とほぼ平行に延在し、 前記一対の第２層の配線の少なくとも１つに接続されて
いるトランジスタの中で、前記第２の方向に任意の間隔
を置いて配置された任意の前記トランジスタ同士を電気
的に接続するための第２層の配線が前記第２の方向に延
在してなることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25018795A JP3412064B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体装置及び半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25018795A JP3412064B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体装置及び半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974175A JPH0974175A (ja) | 1997-03-18 |
| JP3412064B2 true JP3412064B2 (ja) | 2003-06-03 |
Family
ID=17204113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25018795A Expired - Lifetime JP3412064B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体装置及び半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3412064B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4056107B2 (ja) * | 1997-06-20 | 2008-03-05 | エルピーダメモリ株式会社 | 半導体集積回路 |
| JP4017248B2 (ja) | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
| JP5576065B2 (ja) | 2009-06-30 | 2014-08-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその設計方法 |
-
1995
- 1995-09-04 JP JP25018795A patent/JP3412064B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0974175A (ja) | 1997-03-18 |
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