JP2653444B2 - 半導体集績回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、少なく
とも二層のアルミニウム配線を有する半導体集積回路装
置に適用して有効な技術に関するものである。

〔従来技術〕

従来、高集積のダイナミックRAM（Random Access Mem
ory）においては、二層のアルミニウム配線が用いられ
ている（例えば、電子材料、1986年１月号、第39頁から
第44頁）。この場合、一層目のアルミニウム配線と二層
目のアルミニウム配線とは同じ厚さであった。

〔発明が解決しようとする問題点〕

しかしながら、本発明者の検討によれば、前記従来技
術は、一層目のアルミニウム配線による段差が大きいた
め、この一層目のアルミニウム配線との交差部における
二層目のアルミニウム配線のステップカバレッジが悪
く、この交差部において断線が生じやすいという問題が
あった。

本発明の目的は、一層目のアルミニウム配線による段
差部における二層目のアルミニウム配線の断線を防止す
ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

すなわち、一層目のアルミニウム配線の厚さを二層目
のアルミニウム配線の厚さよりも小さくしている。

〔作用〕

上記した手段によれば、一層目のアルミニウム配線に
よる段差が小さくなるので、この一層目のアルミニウム
配線による段差部における二層目のアルミニウム配線の
断線を防止することができる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明
する。

なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。

第２図に示すように、本実施例による4Mビットのダイ
ナミックRAMにおいては、例えばシリコンチップのよう
な半導体チップ１の中央部に例えばそれぞれ1Mビットの
４個のメモリセルアレイMARYが設けられ、これらのメモ
リセルアレイMARYの間の領域にＸデコーダXD、ワードド
ライバWD、センスアップSA、ＹデコーダYD、I/O線IO等
が設けられている。このメモリセルアレイMARYと半導体
チップ１の短辺側の端部との間には、クロックジェネレ
ータ、アドレスバッファ等から成る周辺回路CLK1、CLK2
が設けられている。また、これらの周辺回路CLK1、CLK2
と半導体チップ１の短辺側の端部との間には、ボンディ
ングパッドBPが設けられている。符号LN1、LN2は、後述
のように前記周辺回路CLK1、CLK2間を結ぶための多数の
配線を設けるための配線領域である。符号GDは、外部か
ら半導体チップ１内に不純物が侵入するのを防止するた
めのガードリングである。

前記配線領域LN1には、電源電位Vccを供給するための
幹線電源配線2aが設けられ、また、配線領域LN1には、
接地電位Vssを供給するための幹線電源配線2bが設けら
れている。これらの幹線電源配線2a、2bは、配線抵抗を
低減するために、後述のように、一層目のアルミニウム
配線と二層目のアルミニウム配線とを重ね合わせ、これ
らをスルーホールを通じて互いに接続した構造を有して
いる。また、この場合、接地電位Vssの幹線電源配線2b
の幅は、電源電位Vccの幹線電源配線2aの幅よりも大き
い。具体的には、電源電位Vccの幹線電源配線2aの幅が
例えば60〜70μｍであるのに対し、接地電位Vssの幹線
電源配線2bの幅は例えば80〜90μｍである。従って、接
地電位Vssの幹線電源配線2bは、電源電位Vccの幹線電源
配線2aに比べて抵抗が小さい。これによって、この接地
電位Vssの幹線電源配線2bにノイズがのった場合に、入
力レベルViH min特性に悪影響が生じるのを防止するこ
とができる。

第１図は、本実施例によるダイナミックRAMにおいて
用いられる二層アルミニウム配線構造を示す断面図であ
る。

第１図に示すように、本実施例においては、層間絶縁
膜３上に一層目のアルミニウム配線AL1が設けられ、さ
らに層間絶縁膜４上に二層目のアルミニウム配線AL2が
設けられている。なお、これらのアルミニウム配線AL
1、AL2中には、例えば銅（Cu）が0.5％、シリコン（S
i）が1.5％含まれている。また、この場合、一層目のア
ルミニウム配線AL1の厚さは、二層目のアルミニウム配
線AL2よりも小さい。具体的には、一層目のアルミニウ
ム配線AL1の厚さは例えば5000Åであり、二層目のアル
ミニウム配線AL2の厚さは例えば8000Åである。これに
よって、一層目のアルミニウム配線AL1に起因して生じ
る二層目のアルミニウム配線AL2の下地表面の段差は小
さくなるので、この段差部における二層目のアルミニウ
ム配線AL2のステップカバレッジが向上する。従って、
この段差部における二層目のアルミニウム配線AL2の断
線を防止することができる。

前記一層目のアルミニウム配線AL1は、例えば厚さが1
50ÅのMoSi₂膜から成るバリアメタルBMを介して前記層
間絶縁魔窟３上に設けられている。これによって、この
アルミニウム配線AL1と下地材料との反応を防止するこ
とができる。また、前記一層目のアルミニウム配線AL1
の上には、前記MoSi₂膜よりもSi組成比の小さい例えば
厚さが200ÅのMoSix（０＜ｘ＜２）膜５が設けられてい
る。本発明者の検討によれば、このようにSi組成比の小
さいMoSix膜５をアルミニウム配線AL1の上に設けること
によって、このアルミニウム配線AL1中のアルミニウム
と銅とにより形成される金属間化合物に起因してウエッ
トエッチングの際に生じる電気化学反応によるこのアル
ミニウム配線AL1の腐食を防止すことができる。さら
に、前記二層目のアルミニウム配線AL2は、例えば厚さ
が150ÅのMoSi₂膜６上に設けられている。これによっ
て、このMoSi₂膜６からアルミニウム配線AL2中にMoが拡
散することにより、エレクトロマイグレーションやスト
レスマイグレーションを防止することができ、従ってこ
のアルミニウム配線AL2の長寿命化を図ることができ
る。

第３図は、第２図に示すダイナミックRAMの要部を示
す拡大平面図である。

第３図に示すように、前記周辺回路部CLK1において
は、Vccの電源配線7aとVssの電源配線7bとが交互に配置
され、それらの間を信号配線等の他の配線８が通過して
いる。また、配線領域LN1においては、メモリセルアレ
イMARYの両側に設けられた周辺回路CLK1、CLK2間を結ぶ
ための既述の幹線電源配線2aと上述の配線８とが通過し
ている。

次に、第３図に示すダイナミックRAMの各部の詳細に
ついて説明する。

第４図に示すように、第３図においてＡで示す配線領
域においては、基本的には、半導体チップ１の長辺方向
に長い距離走る前記幹線電源配線2a及びその他の配線8
a、8b、8cは、厚さが大きくて抵抗の小さい二層目のア
ルミニウム配線AL2により構成する。ところで、幹線電
源配線2aはできるだけ抵抗を小さくする必要があり、ま
た、この幹線電源配線2aの幅はチップサイズの増加を防
止するためにはできるだけ小さくするのが好ましい。従
って、このような場合には既述のように、これらをスル
ーホールTHを通じて互いに接続することにより配線抵抗
の低減を図り、これによってチップサイズの増加を防止
することができる。一方、半導体チップ１の長辺方向に
長距離走る電源配線2a以外の配線8d、8e、8fは抵抗が大
きいと信号の遅延を生じる。特に、メモリセルへのアク
セスパスとなっている配線は、上述と同様に一層目のア
ルミニウム配線AL1と二層目のアルミニウム配線AL2とを
重ね合わせることにより配線抵抗の低減を図り、これに
よってアクセス遅延を防止することができる。また、こ
の場合、これらの配線８の幅は、それに接続されている
容量負荷の大きさに応じて設定され、負荷が大きいほど
幅が大きくなる。

第５図は、第３図においてＢで示す直接周辺回路（デ
ータ線プリチャージ回路）部におけるレイアウトを示
し、第６図は、第５図に示す直接周辺回路の等価回路図
である。

第５図及び第６図に示すように、この直接周辺回路の
配線９を通過するプリチャージ信号φｐは、この直接周
辺回路を構成するｎチャネルMISFETQ₁〜Q₆のゲート容量
等の容量負荷による遅延が大きいためにアクセス時間や
プリチャージ時間が長く、これが高速動作を妨げてい
た。しかし、この問題は、配線９を、例えば一層目の多
結晶シリコン配線から成るゲート電極FGに、スルーホー
ルTHを通じて互いに接続された一層目及び二層目のアル
ミニウム配線AL1、AL2（補強用配線）を接続した構造と
してその配線抵抗を低減することにより解決することが
できる。このゲート電極FGの補強用配線を一層のアルミ
ニウム配線のみで構成する場合には、抵抗を十分に低減
するためにはその幅を増加させるしかないのに比べて、
上述のように二層のアルミニウム配線AL1、AL2を用いる
ことによってチップサイズの増大もなく有利である。な
お、第５図及び第６図において、符号Ｌは素子間分離用
のフィールド絶縁膜、符号Ｄ、Ｄはデータ線である。ま
た、符号10は、プリチャージ電位（1/2）Vccの配線であ
って、一層目のアルミニウム配線AL1により構成されて
いる。さらに、符号11、12は、例えばｎ^＋型のソース領
域及びドレイン領域であって、これらは前記フィールド
絶縁膜Ｌで囲まれた活性領域内に前記ゲート電極FGに対
して自己整合的に設けられている。なお、データ線プリ
チャージ回路以外の他の直接周辺回路についても本方法
を適用することができる。

第７図は、第３図においてＣで示すI/Oトランスファ
回路部のレイアウトであり、第８図は、第７図に示すI/
Oトランスファ回路部の等価回路である。

第７図及び第８図に示すように、このI/Oトランスフ
ァ回路部においては、メモリセルアレイMARYにおけるア
クセスパスであるI/O線IO1、▲▼、IO2、▲
▼は、上述と同様に、一層目のアルミニウム配線AL1
と二層目のアルミニウム配線AL2とを重ね合わせた構造
とすることにより、配線抵抗を低減して高速化を図るこ
とができる。なお、第７図及び第８図において、符号D
1、D1、D2、D2はデータ線、符号Q₇〜Q₁₀はＹスイッチ用
ｎチャネルMISFET、符号FGはＹスイッチ用配線YSLであ
るゲート電極である。

第９図は、第３図においてＤで示す一層目のアルミニ
ウム配線と二層目のアルミニウム配線とのクロスアンダ
ー部を示す。

第９図に示すように、電源配線7aを二層目のアルミニ
ウム配線AL2により構成した場合、二層目のアルミニウ
ム配線AL2から成る配線8d、8e、8g〜8iがこの電源配線7
aと交差する部分はクロスアンダー構造となる。すなわ
ち、電源配線7aを構成する二層目のアルミニウム配線AL
2の下方においては、一層目のアルミニウム配線AL1から
成るクロスアンダー配線13を用いる。この場合、この一
層目のアルミニウム配線AL1は既述のように厚さが小さ
くて抵抗が高いので、その幅を二層目のアルミニウム配
線AL2から成る前記配線8d、8e、8g〜8iよりも大きくし
て抵抗を小さくする。

第３図においてＦで示す部分においても、上述と同様
なクロスアンダー構造を用いることができる。

これらの場合、基本的には、長い距離を走る配線8d、
8e、8g〜8iには厚さが大きくて抵抗の小さい二層目のア
ルミニウム配線AL2を用い、距離の短いクロスアンダー
配線13には一層目のアルミニウム配線AL1をその幅を大
きくして用いる。この逆の場合には、一層目のアルミニ
ウム配線AL1の幅をかなり大きくしなければ抵抗を小さ
くすることが難しいため、チップサイズの増大、容量負
荷の増大による動作速度の低下が生じる。

第10図は、第３図においてＥで示す部分のレイアウト
を示す。

第10図に示すように、回路ブロック（メモリセル）内
の配線14は基本的には一層目のアルミニウム配線AL1に
より構成し、回路ブロック間の配線8j、8kは二層目のア
ルミニウム配線AL2により構成する。ソース領域11及び
ドレイン領域12とゲート電極FGとによりｎチャネルMISF
ETQ₁₁〜Q₁₃が構成されている。また、符号15、16は例え
ばｐ^＋型のソース領域及びドレイン領域であり、これら
とゲート電極FGとによりｐチャネルMISFETQ₁₄〜Q₁₆が構
成されている。この場合、一層目のアルミニウム配線AL
1は、MIFETQ₁₁〜Q₁₆のソース領域11、15及びドレイン領
域12、16やゲート電極FGにコンタクトホールＣを通じて
直接コンタクトさせることができるため、回路ブロック
内配線14を上述のように一層目のアルミニウム配線AL1
により構成することにより、このコンタクトホールＣの
周りのレイアウトルールを小さくすることができ、従っ
てレイアウト面積を小さくすることができる。

以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。

例えば、本発明は、三層以上のアルミニウム配線を用
いるダイナミックRAMは勿論、少なくとも二層のアルミ
ニウム配線を用いる各種の半導体集積回路装置に適用す
ることが可能である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、一層目のアルミニウム配線による段差部に
おける二層目のアルミニウム配線の断線を防止すること
ができる。

【図面の簡単な説明】

第１図は、本発明の一実施例による4Mビットのダイナミ
ックRAMにおける二層アルミニウム配線構造を示す断面
図、 第２図は、本発明の一実施例による4Mビットのダイナミ
ックRAMを構成する半導体チップ内のレイアウトを示す
平面図、 第３図は、第２図に示すダイナミックRAMの要部を示す
拡大平面図、 第４図は、第３図においてＡで示す配線領域の拡大平面
図、 第５図は、第３図においてＢで示す直接周辺回路部にお
けるレイアウトを示す拡大平面図、 第６図は、第５図に示す直接周辺回路の等価回路図、 第７図は、第３図においてＣで示すI/Oトランスファ回
路部のレイアウトを示す拡大平面図、 第８図は、第７図に示すI/Oトランスファ回路部の等価
回路図、 第９図は、第３図においてＤで示す一層目のアルミニウ
ム配線と二層目のアルミニウム配線とのクロスアンダー
部を示す拡大平面図、 第10図は、第３図においてＥで示す部分のレイアウトを
示す拡大平面図である。 図中、１……半導体チップ、AL1……一層目のアルミニ
ウム配線、AL2……二層目のアルミニウム配線、MARY…
…メモリセルアレイ、2a、2b……幹線電源配線である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小山 芳久 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 村中 雅也 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮沢 一幸 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 石原 政道 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】複数の層を絶縁膜を介して積層した積層構
   造のアルミニウム配線と単層構造のアルミニウム配線が
   用いられ、プリチャージ回路を有する半導体集積回路装
   置であって、 前記プリチャージ回路のプリチャージ信号が通過するFE
   Tのゲート電極を多結晶シリコン配線によって連続して
   一体に形成し、このゲート電極に前記積層構造の配線を
   スルーホールを通じて並列に短絡接続し、プリチャージ
   電位の印加される配線を前記積層構造の下層配線で構成
   し、該積層構造の配線の下層の前記アルミニウム配線の
   厚さを上層の前記アルミニウム配線の厚さよりも小さく
   したことを特徴とする半導体集積回路装置。
2. 【請求項２】前記アルミニウム配線の幅をその厚さに応
   じて変えたことを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。
3. 【請求項３】長い単層配線を前記上層のアルミニウム配
   線と同一の層により構成し、短い単層配線を前記下層の
   アルミニウム配線と同一の層により構成したことを特徴
   とする特許請求の範囲第１項又は第２項記載の半導体集
   積回路装置。
4. 【請求項４】接地電位Vssの幹線電源配線の幅を電源電
   位Vccの幹線電源配線の幅より大きくしたことを特徴と
   する特許請求の範囲第１項乃至第３項の何れか一項に記
   載の半導体集積回路装置。
5. 【請求項５】大きな負荷が接続されている配線を二層の
   アルミニウム配線により構成したことを特徴とする特許
   請求の範囲第１項乃至第４項の何れか一項に記載の半導
   体集積回路装置。
6. 【請求項６】回路ブロック内単層配線を前記下層のアル
   ミニウム配線と同一の層により構成し、回路ブロック間
   単層配線を前記上層のアルミニウム配線と同一の層によ
   り構成したことを特徴とする特許請求の範囲第１項乃至
   第５項の何れか一項に記載の半導体集積回路装置。