JPH0247851A - 出力バッファ回路を備えた半導体集積回路装置 - Google Patents
出力バッファ回路を備えた半導体集積回路装置Info
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- JPH0247851A JPH0247851A JP19940288A JP19940288A JPH0247851A JP H0247851 A JPH0247851 A JP H0247851A JP 19940288 A JP19940288 A JP 19940288A JP 19940288 A JP19940288 A JP 19940288A JP H0247851 A JPH0247851 A JP H0247851A
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- wiring
- type mos
- mos transistor
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- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 description 8
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に、0MO8構成
の出力バッファ回路に関する。
の出力バッファ回路に関する。
従来、0MO8の半導体集積回路の出力バッファ回路は
内部回路と、外部とのインターフェースや、保護の為に
必ず使用されており、第5図にCMOSゲートアレイの
チップレイアウトの一例を示すように、入出力バッファ
回路を含むI10セル20は内部論理回路を構成するの
に使用される内部セル21を囲むように半導体チップの
周辺に配置されている。第3図に出力バッファ回路の回
路の例を示す。Pチャンネル型MOSトランジスタ3.
3’は一体となってNチャンネル型MOSトランジスタ
4,4′に電源10と接地電位11との間で直列に接続
されている。入力端子1は各ゲートに出力端子2は、各
ドレインに接続されている。第4図に第3図の出力バッ
ファ回路のレイアウト例を示す。図中5はP+拡散層で
、6はN+拡散層であり、7はポリシリコンゲートであ
る。また、8はコンタクトホールでポリシリコンゲート
や、拡散層との接続の為のもので、9゜9′はアルミニ
ウムの配線である。また10゜11は電源及びGNDに
接続される。P+拡散層5とポリシリコンゲート7とで
Pチャンネル型MOSトランジスタが、またN+拡散層
6とポリシリコンゲート7とでNチャンネル型MOSト
ランジスタが形成されており、これらのドレイン同士が
アルミニウム配線9′でゝ出力端子2に共通に接続され
ている。
内部回路と、外部とのインターフェースや、保護の為に
必ず使用されており、第5図にCMOSゲートアレイの
チップレイアウトの一例を示すように、入出力バッファ
回路を含むI10セル20は内部論理回路を構成するの
に使用される内部セル21を囲むように半導体チップの
周辺に配置されている。第3図に出力バッファ回路の回
路の例を示す。Pチャンネル型MOSトランジスタ3.
3’は一体となってNチャンネル型MOSトランジスタ
4,4′に電源10と接地電位11との間で直列に接続
されている。入力端子1は各ゲートに出力端子2は、各
ドレインに接続されている。第4図に第3図の出力バッ
ファ回路のレイアウト例を示す。図中5はP+拡散層で
、6はN+拡散層であり、7はポリシリコンゲートであ
る。また、8はコンタクトホールでポリシリコンゲート
や、拡散層との接続の為のもので、9゜9′はアルミニ
ウムの配線である。また10゜11は電源及びGNDに
接続される。P+拡散層5とポリシリコンゲート7とで
Pチャンネル型MOSトランジスタが、またN+拡散層
6とポリシリコンゲート7とでNチャンネル型MOSト
ランジスタが形成されており、これらのドレイン同士が
アルミニウム配線9′でゝ出力端子2に共通に接続され
ている。
一般に、出力バッファ回路ではその動作時に最大数10
mAから、100mA程度のピーク電流が流れるので、
アルミニウム配線のエレクトロマイグレーション対策の
為、各MOSトランジスタのドレイン間と、出力端子2
までの配線9′は、十分太くする必要があり、通常30
〜60μm程度の配線の太さが必要となる。このアルミ
ニウム配線9′の太さは、動作電流が大きくなればなる
ほど太くしなければならなくなるので、チップレイアウ
ト上のさまたげとなり、チップ面積の増大や、レイアウ
トの自由度が下がるという欠点があった。
mAから、100mA程度のピーク電流が流れるので、
アルミニウム配線のエレクトロマイグレーション対策の
為、各MOSトランジスタのドレイン間と、出力端子2
までの配線9′は、十分太くする必要があり、通常30
〜60μm程度の配線の太さが必要となる。このアルミ
ニウム配線9′の太さは、動作電流が大きくなればなる
ほど太くしなければならなくなるので、チップレイアウ
ト上のさまたげとなり、チップ面積の増大や、レイアウ
トの自由度が下がるという欠点があった。
また、この様に太い配線を使用すると、アルミニウムの
配線では、ヒロックと呼ばれる、アルミニウムの突起が
発生し易くなる為、現在の主流である2層配線以上の製
品では、ヒロックにより多層配線間を短絡してしまい、
歩留りの低下や、信頼性を低下させるという欠点もある
。
配線では、ヒロックと呼ばれる、アルミニウムの突起が
発生し易くなる為、現在の主流である2層配線以上の製
品では、ヒロックにより多層配線間を短絡してしまい、
歩留りの低下や、信頼性を低下させるという欠点もある
。
以上述べた様な欠点を解決する為に、本発明では、出力
バッファ回路を構成するPチャンネルとNチャンネル型
のMOSトランジスタのドレイン同士を接続する金属配
線を複数に分割して結線された構造を有している。
バッファ回路を構成するPチャンネルとNチャンネル型
のMOSトランジスタのドレイン同士を接続する金属配
線を複数に分割して結線された構造を有している。
一般にアルミニウム配線のエレクトロマイグレーション
による配線寿命は、第6図に示す様に、ある配線幅で極
小となり、ある程度配線幅が細くなると逆に配線寿命が
長くなって来る。しかし、配線幅が、あまり細くなると
(2μm以下)ストレスマイグレーションの問題が発生
し信頼性がまた低下して来る。また、多層配線における
ヒロックの発生も、配線の面積に比例して多くなる傾向
があるため、太い幅の配線よりも、多数の細い幅の配線
を並列に配置した方が信頼性2歩留りが向上するもので
ある。
による配線寿命は、第6図に示す様に、ある配線幅で極
小となり、ある程度配線幅が細くなると逆に配線寿命が
長くなって来る。しかし、配線幅が、あまり細くなると
(2μm以下)ストレスマイグレーションの問題が発生
し信頼性がまた低下して来る。また、多層配線における
ヒロックの発生も、配線の面積に比例して多くなる傾向
があるため、太い幅の配線よりも、多数の細い幅の配線
を並列に配置した方が信頼性2歩留りが向上するもので
ある。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す。図中、1゜2は、そ
れぞれの入力端子、出力端子、3,3′は、Pチャンネ
ル型MOSトランジスタ、4゜4′はNチャンネル型M
OSトランジスタ、5及び6は、P+及びN+拡散層、
7は、ポリシリコンのゲート電極、8は、コンタクトホ
ールである。
れぞれの入力端子、出力端子、3,3′は、Pチャンネ
ル型MOSトランジスタ、4゜4′はNチャンネル型M
OSトランジスタ、5及び6は、P+及びN+拡散層、
7は、ポリシリコンのゲート電極、8は、コンタクトホ
ールである。
9′は、Pチャンネル型MOSトランジスタ3゜3′の
ドレインとNチャンネル型MOSトランジスタ4,4′
のドレインとを相互に接続して出力端子2のポンディン
グパッドに導出しているアルミニウムの配線である。
ドレインとNチャンネル型MOSトランジスタ4,4′
のドレインとを相互に接続して出力端子2のポンディン
グパッドに導出しているアルミニウムの配線である。
このアルミニウムの配線9′は太い一本の配線ではなく
、細い複数の配線によって接続されているので第4図の
従来例と比較すると、全体の配線幅は細くなっているが
、前に述べた様に、1本。
、細い複数の配線によって接続されているので第4図の
従来例と比較すると、全体の配線幅は細くなっているが
、前に述べた様に、1本。
命は従来以上になる。また、1本、1本の配線幅が細く
なっているので、ヒロックの発生を抑える事が出来る。
なっているので、ヒロックの発生を抑える事が出来る。
また、ニレクロマイグレーションは、直流すなわち、電
流が同一方向に流れる場合に特に発生し易く、交流すな
わち、電流が交互の方向に流れる場合には、発生しにく
くなる。従って、第1図の回路でエレクトロマイグレー
ションが最も発生し易いのは、Pチャンネル型MOSト
ランジスタ3,3′のドレインと、Nチャンネル型MO
Sトランジスタ4,4′のドレインとの間の配線である
。この細い配線を並列にした配線は、Pチャンネル型M
OSトランジスタ3,3′ とNチャンネル型MOSト
ランジスタ4,4′ との間だけでなく、出力端子(ポ
ンディングパッド)2まで伸ばすこともできる。この配
線9′の細い配線の幅は、寿命等を考慮して10μm前
後が最適である。
流が同一方向に流れる場合に特に発生し易く、交流すな
わち、電流が交互の方向に流れる場合には、発生しにく
くなる。従って、第1図の回路でエレクトロマイグレー
ションが最も発生し易いのは、Pチャンネル型MOSト
ランジスタ3,3′のドレインと、Nチャンネル型MO
Sトランジスタ4,4′のドレインとの間の配線である
。この細い配線を並列にした配線は、Pチャンネル型M
OSトランジスタ3,3′ とNチャンネル型MOSト
ランジスタ4,4′ との間だけでなく、出力端子(ポ
ンディングパッド)2まで伸ばすこともできる。この配
線9′の細い配線の幅は、寿命等を考慮して10μm前
後が最適である。
第2図は、本発明の他の実施例である。本実施例におい
ては、Pチャンネル型MOSトランジスタj!!53.
3’のドレインと、Nチャンネル型MOSトランジスタ
4,4′のドレインの間のみを細い配線を並列にしたア
ルミニウムの配線9″で接続し、各ドレイン領域のコン
タクトホール8間は幅の広いアルミニウムの配線で接続
されている。
ては、Pチャンネル型MOSトランジスタj!!53.
3’のドレインと、Nチャンネル型MOSトランジスタ
4,4′のドレインの間のみを細い配線を並列にしたア
ルミニウムの配線9″で接続し、各ドレイン領域のコン
タクトホール8間は幅の広いアルミニウムの配線で接続
されている。
この為、各々の細い配線に流れる電流をより均等化する
事が出来る。これによって、配線寿命のより平均化が計
れる。また、各ドレイン領域がアルミニウムの配線9″
で覆われている為、コンタクトホール8と隣接するコン
タクトホール8との間隔をつめて並べる事が出来るので
等測的な拡散層抵抗、コンタクト抵抗を減らせるので、
出力電流等が向上するという利点がある。
事が出来る。これによって、配線寿命のより平均化が計
れる。また、各ドレイン領域がアルミニウムの配線9″
で覆われている為、コンタクトホール8と隣接するコン
タクトホール8との間隔をつめて並べる事が出来るので
等測的な拡散層抵抗、コンタクト抵抗を減らせるので、
出力電流等が向上するという利点がある。
また、これらの各細い配線は、同電位の配線である為、
細い配線と細い配線との間隔を減ら17ても、歩留り信
頼性は低下しないので、第4図のレイアウトより、配線
の面積を小さくすることが可能である。
細い配線と細い配線との間隔を減ら17ても、歩留り信
頼性は低下しないので、第4図のレイアウトより、配線
の面積を小さくすることが可能である。
以上説明した様に、本発明は、配線を細く分割する事に
よって、配線寿命を向上させ、かつ信頼性を向上させた
出力バッファが実現出来る。
よって、配線寿命を向上させ、かつ信頼性を向上させた
出力バッファが実現出来る。
第1図は本発明の一実施例による出力バッファ回路のレ
イアウト例を示す平面パターン図、第2図は本発明の他
の実施例による出力バッファ回路のレイアウト例を示す
平面パターン図、第3図は出力バッファ回路の等価回路
図、第4図は、従来の出力バッファ回路のレイアウト例
を示す平面パターン図、第5図は、チップレイアウトの
例を示す部分平面模式図、第6図は配線幅と配線寿命の
関係を示すグラフである。 1・・・・・・入力端子、2・・・・・・出力端子、3
・・・・・・Pチャンネル型MOSトランジスタ、4・
・・・・・Nチャンネル型MOSトランジスタ、5・・
・・・・P”拡散層、6・・・・・・N+拡散層、7・
・・・・・ポリシリゲート、8・・・・・・コンタクト
ホール、9.9’ 9″・・・・・・アルミニウム
配線、10・・・・・・電源、11・・・・・・接地、
20・・・・・・I10セル、21・・・・・・内部セ
ル。 代理人 弁理士 内 原 音
イアウト例を示す平面パターン図、第2図は本発明の他
の実施例による出力バッファ回路のレイアウト例を示す
平面パターン図、第3図は出力バッファ回路の等価回路
図、第4図は、従来の出力バッファ回路のレイアウト例
を示す平面パターン図、第5図は、チップレイアウトの
例を示す部分平面模式図、第6図は配線幅と配線寿命の
関係を示すグラフである。 1・・・・・・入力端子、2・・・・・・出力端子、3
・・・・・・Pチャンネル型MOSトランジスタ、4・
・・・・・Nチャンネル型MOSトランジスタ、5・・
・・・・P”拡散層、6・・・・・・N+拡散層、7・
・・・・・ポリシリゲート、8・・・・・・コンタクト
ホール、9.9’ 9″・・・・・・アルミニウム
配線、10・・・・・・電源、11・・・・・・接地、
20・・・・・・I10セル、21・・・・・・内部セ
ル。 代理人 弁理士 内 原 音
Claims (1)
- 第1導電型MOSトランジスタと第2導電型MOSトラ
ンジスタとを電源ライン間で直列接続して構成される出
力バッファ回路を有する半導体集積回路装置において、
前記第1導電型MOSトランジスタのドレインと前記第
2導電型MOSトランジスタのドレインとの間が15μ
m以下の幅の少なくとも2本以上の並列に配置された金
属配線によって接続されている事を特徴とする出力バッ
ファ回路を備えた半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19940288A JP2676801B2 (ja) | 1988-08-09 | 1988-08-09 | 出力バッファ回路を備えた半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19940288A JP2676801B2 (ja) | 1988-08-09 | 1988-08-09 | 出力バッファ回路を備えた半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0247851A true JPH0247851A (ja) | 1990-02-16 |
JP2676801B2 JP2676801B2 (ja) | 1997-11-17 |
Family
ID=16407194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19940288A Expired - Lifetime JP2676801B2 (ja) | 1988-08-09 | 1988-08-09 | 出力バッファ回路を備えた半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2676801B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0521715A (ja) * | 1991-07-16 | 1993-01-29 | Fujitsu Ltd | 半導体装置 |
US5378507A (en) * | 1992-06-11 | 1995-01-03 | Sakae Electronics Industrial Co., Ltd. | Dry coating method |
EP0657937A1 (en) * | 1993-12-10 | 1995-06-14 | United Technologies Corporation | An improved gate array architecture and layout for deep space applications |
JP2012182223A (ja) * | 2011-02-28 | 2012-09-20 | Panasonic Corp | 半導体装置 |
JP2017139361A (ja) * | 2016-02-04 | 2017-08-10 | 日立オートモティブシステムズ株式会社 | 半導体装置及び負荷駆動装置 |
-
1988
- 1988-08-09 JP JP19940288A patent/JP2676801B2/ja not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0521715A (ja) * | 1991-07-16 | 1993-01-29 | Fujitsu Ltd | 半導体装置 |
US5378507A (en) * | 1992-06-11 | 1995-01-03 | Sakae Electronics Industrial Co., Ltd. | Dry coating method |
EP0657937A1 (en) * | 1993-12-10 | 1995-06-14 | United Technologies Corporation | An improved gate array architecture and layout for deep space applications |
JP2012182223A (ja) * | 2011-02-28 | 2012-09-20 | Panasonic Corp | 半導体装置 |
JP2017139361A (ja) * | 2016-02-04 | 2017-08-10 | 日立オートモティブシステムズ株式会社 | 半導体装置及び負荷駆動装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2676801B2 (ja) | 1997-11-17 |
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