JPS60192359A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体メモリ装置に関する。

（従来技術） 一般に、半導体メモリ装置、特に１トランジスタ型メモ
リでは、第１図に示すように、中央にメモリセルマトリ
クス、デコーダなどメモリアレイ部１、周辺にクロック
ジェネレータ、入出力回路などの周辺回路部２ａ、２ｂ
を配置することが多い。

第１図に示す例は現在量も多く用いられているレイアウ
トの代表的なもので、複雑化する回路網を有機的に配置
するため、メモリアレイ部の上下２辺方向に集中して周
辺回路をレイアウトすることが多く、これに対しメモリ
アレイ部の左右２辺方向には周辺回路は配置せず、電源
線、接地線とその他１０本程度のクロック配線を配置す
るのみにとどめていることが多い。半導体メモリ装置は
、実装密度を高くするため、幅の狭いパッケージに組立
てられることが強く望まれているためである。

メモリアレイ部２周辺部共にそれぞれ電源主配線。

接地主配線を配置する必要があり、その多くは環状に配
置される。

第２図及び第３図は従来の半導体メモリ装置における電
源線及び接地線の配置の例を示すレイアウト図である。

第２図及び第３図において、電源線２３　、３３を破線
で、接地線２１，２２，３１．３２は実線で示した。

また、番号２４．２５，３４．３５はボンディングｅパ
ツドを示す。接地線のうち、メモリアレイ用ノ内まわり
接地線２１　、３１と、周辺部用外まわシ接地線２２．
３２との間に、周辺部用電源線２３．３３とクロックな
どの配線群が配置される（メモリアレイ用電源線はｌ省
略しである）。メモリアレイ用接地線２１　、３１の電
位の浮上がりは、デコーダのマルチセレクトなど誤動作
の原因となることが多いため配線抵抗を考え、内まわり
と外まわりの接地線は、アルミニウム配線Ａ−Ａ’、Ｂ
−Ｂ’で接続することが常識であった。

ここで問題となるのは、周辺用電源線がアルミニウム配
線Ａ−Ａ、Ｂ−Ｂ’において切断され、猿を形成できな
いことと、同様に、数本〜十数本のクロック配線が、ア
ルミニウム配置Ａ−Ａ、Ｂ−Ｂ′において幅３０μｍ程
度に及ぶ太い接地線と交叉するため、細い不純物拡散層
や多結晶シリコン層で配線する必要が生じ、数１００Ω
に及ぶ配線抵抗を有することとなる２点である。

半導体メモリ装置は、大記憶容量化、高速化が急速に進
み、各クロックの負荷容量が増大する一方、それを充放
電するトランジスタの電流能力も増大させる必要があり
、配線抵抗は装置の電気特性に重大な影響を及ぼす。例
えば、クロックの中には負荷として数１０　ｐＦに及ぶ
ものもあり、１にΩの配線抵抗が存在したとすると、時
定数は、数１０１ｓｅｃにも達し、アクセス時間数１０
　ｎ５ｅｃを目標としていることと考え合わせると、問
題は重大である。

また、前に述べた負荷容量の増大と、トランジスタの電
流能力の増大は、瞬時電流の増大を招き、例えば、１０
ｎｓｅｃにピーク電流が数１００ｍＡにも及ぶこともあ
り、この急激な電流変化は、ケースリードや、ボンディ
ング線などに寄生するインダクタンス成分の逆起電力を
生じ、接地線の浮上がりを生ずる。極端な場合、この接
地線の浮上がりは、０．６〜１．Ｏｖにも及び、誤動作
の原因となったり、高速化の障害となる。このような極
端な例は、周辺回路部よシも大容量を充放電するメモリ
アレイ部の接地線に生じやすい。

以上説明したように、従来の半導体メモリ装置において
は、電源線やクロック線の抵抗の増大とこれに起因する
時定数の増大、接地線の浮上シとこれに起因する誤動作
の発生等の欠点があった。

　５− （発明の目的） 本発明の目的は、上記欠点を除去し、チップサイズ）ど
全体のレイアウトに大きな影響を与えずに、電源線やク
ロック配線の抵抗を減じ、かつ接地線の浮上がりを容量
を付加するととによって緩和し、安定な動作で高速な大
記憶容量の半導体メモリ装置を提供することにある。

（発明の構成） 本発明の半導体メモリ装置は、−導電型半導体チップの
一生面の中央部分にメモリセルマトリクス、デコーダ等
を含むプレイ領域が設けられ、該アレイ領域の上及び下
の前記チップ周辺に周辺回路を含む周辺回路領域が設け
られ、前記アレイ領域に属する電源線あるいは接地線を
形成する第１の金属主配線層と前記周辺領域に属する電
源線あるいは接地線を形成する第２の金属主配線層とが
前記アレイ領域を囲んで設けられている半導体メモリ装
置において、前記プレイ領域の左右両側のチップ周辺領
域でかつ前記第１及び第２の金属主配線の下に延在せし
めて設けられた不純物拡散層　６− または不純物を含有した多結晶シリコン層より成る第１
の導体層を一方の電極とし、該第１の導体層の上に絶縁
層を介して設けられた不純物拡散層または不純物を含有
した多結晶シリコン層より成る第２の導体層を他方の電
極とし、前記絶縁体層を誘電体層とする容量を形成し、
前記容量の一方の電極を一定電位源に接続し、他方の電
極に前記第１及び第２の主配線層をそれぞれ接続するこ
とにより前記第１及び第２の主配線層とを相互に接続す
ることを特徴として構成される。

（実施例） 次に、本発明の実施例について図面を用いて説明する。

第４図は本発明の一実施例のレイアウト図でおる。

第４図に示すように、半導体チップ４０の一主表面の中
央部にメモリマトリクス、デコーダナトを含むアレイ領
域４６を設け、このアレイ領域４６上下のチップ周辺に
周辺回路を設け、第１の金属主配線としてアレイ領域４
６に属する内部ゎり接地線４１を設け、第２の金属主配
線としてチップ周辺領域に属する接地線４２を設け、更
に電源線４３と信号線とをその間に設ける。第２図及び
第３図に示しだ従来例と異なり、本実施例の二つの接地
線４１．４２をつなぐアルミニウム配線（第２図のアル
ミニウム配線Ａ　−Ａ’、第３図のアルミニウム配線Ｂ
−Ｂ’）を廃止し、半導体チップ内部にて二つの接地線
をつなぐようにしたので、電源線４３の中断がなく、電
源線４３は完全な３Ｊｌをなしている。尚、番号４５．
４６はポンディングパッドである。

第５図は第４図の０部の詳細平面図、第６図は第５図の
ｘ　−ｘ’断面図である。

第５図及び第６図により更に詳しく説明する。

半導体チップ４０に、第１の導体として不純物拡散層５
１を設け、絶縁体層５５で覆い、その上に第２の導体層
として不純物を含有する多結晶シリコン層５２を設ける
。これによシ多結晶シリコン層５２を一方の電極、不純
物拡散層５１を他方の電極、絶縁体層５５を誘電体層と
する容量が形成される。多結晶シリコン層５２を絶縁体
層５６で覆い、コンタクト窓５３．５４’ｉあけて、ア
ルミニウム等で内まわり接地線４１、外まわり接地線４
２、電源線４３、クロック配線などの一般的な信号線４
７を設ける。接地線４１と４２はコンタクト窓５３を介
して不純物拡散層５１と接続することにより相互に接続
される。電源線４３はコンタクト窓５４により多結晶シ
リコン層５２と接続される。これにより容量の一方の電
極（即ち多結晶シリコン層５２）に一定電位が与えられ
たことになる。換言すれば電源線４３と接地線４１．４
２とは容量結合される。

この実施例において、例えば、チップの長辺方向の長さ
を６　ｍｍ　、接地線幅を３０μｍ１厚さ１．２、μｍ
のアルミニウム配線を設け、また不純物拡散層５１の層
抵抗を３０Ω／口、多結晶シリコン層５２の幅を１００
μｍとすると、ポンディングパッドからメモリセルアレ
イ部に属する接地線遠端まで、即ち第２図においてはポ
ンディングパッド２５から接地線遠端Ｎａまで、第４図
においてはボン９− ディングパッド４５から接地線遠端Ｎｂまで、の各々の
配線抵抗は、第２図の従来例では約４．５Ω、第４図の
実施例では約４．７Ωであり、５％以下の増加であり、
充分小さいと言える。更に、本実施例では、電源線４３
が環状となっており、同じ配線幅を用いた場合でも従来
例の１／２の抵抗に押えられる。これは、前述のごとく
、大記憶容量半導体メモリ装置のように電流の多い場合
生ずる電位降下に対して非常に有効であり、アルミニウ
ムマイグレーションに対しても有利である。また、クロ
ックが前述のように接地線を横切る必要がなく配線抵抗
を低くでき、誤動作を防止し、安定な高速化を実現でき
る。着た、不純物拡散層５１と多結晶シリコン層５５と
が形成している容量は、前述の半導体メモリ装置の場合
、１０００９Ｆ以上に達し、高速大容量であるが故のピ
ーク電流による逆起電力のだめの接地電位の変動、即ち
接地線の浮上りの緩和に対して、非常に有効である。

上記実施例では、不純物拡散層５１を接地電位とし、多
結晶シリコン層５２を電源電位としたが、１０− この関係は逆でも同様の効果が期待でき、また容量を形
成する電極材料としては、導体層であればどのような組
合わせでも良いことは明白である。

（発明の効果） 以上詳細に説明したように、本発明によれば、チップサ
イズなど全体のレイアウトに大きな影響を与えずに、電
源線やクロック配線の抵抗を減じ、かつ接地線の浮上り
を緩和し、安定な動作で高速な大記憶容量の半導体メモ
リ装置を得ることができるという効果が得られる。

【図面の簡単な説明】

第１図は従来の１トランジスタ型半導体メモリ装置のレ
イアウト図、第２図及び第３図は従来の、半導体メモリ
装置における電源線及び接地線の配置の例を示すレイア
ウト図、第４図は本発明の一実施例のレイアウト図、第
５図は第４図のＣ部の詳細平面図、第６図は第５図のｘ
　−ｘ’断面図である。１・・・・・・メモリアレイ部
、２ａ、２ｂ・・・・・・周辺回路部、２１．２２・・
・・・・接地線、２３・・・・・・電源線、２４゜２５
・・・・・・ポンディングパッド、３１．３２・・・・
・・接地線、３３・・・・・・電源線、３４．３５・・
・・・・ポンディングパッド、４０・・・・・・半導体
チッ７’、４１．４２・・・・・・接地線、４３・・・
・・・電源線、４４．４５・・・・・・ポンディングパ
ッド、４６・・・・・・アレイ領域、４７・・・・・・
信号線、５１・・・・・・不純物拡散層、５２・・・・
・・多結晶シリコン層、５３．５４・・・・・・コンタ
クト窓、５５．５６・・・・・・絶縁体層。 芽１犯 をＺ圀　等３回 辱＋固　を９回 ％を田

Claims (1)

【特許請求の範囲】
1. 一導電型半導体チツブの一生面の中央部分にメモリセル
   マトリクス、デコーダ等を含むプレイ領域が設けられ、
   該アレイ領域の上及び下の前記チップ周辺に周辺回路を
   含む周辺回路領域が設けられ、前記アレイ領域に属する
   電源線あるいは接地線を形成する第１の金属主配線層と
   前記周辺領域に属する電源線あるいは接地線を形成する
   第２の金属主配線層とが前記アレイ領域を囲んで設けら
   れている半導体メモリ装置において、前記アレイ領域の
   左右両側のチップ周辺領域でかつ前記第１及び第２の金
   属主配線の下に延在せしめて設けられた不純物拡散層ま
   たは不純物を含有した多結晶シリコン層より成る第１の
   導体層を一方の電極とし、咳第１の導体層の上に絶縁層
   を介して設けられた不純物拡散層または不純物を含有し
   た多結晶シリコン層より成る第２の導体層を他方の電極
   とし、前記絶縁体層を誘電体層とする容量を形成し、前
   記容量の一方の電極を一定電位源に接続し、他方の電極
   に前記第１及び第２の主配線層をそれぞれ接続すること
   Ｋより前記第１及び第２の主配線層とを相互に接続した
   ことを特徴とする半導体メモリ装置。