JPH0476215B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体メモリ装置に関する。

（従来技術） 一般に、半導体メモリ装置、特に１トランジス
タ型メモリでは、第１図に示すように、中央にメ
モリセルマトリクス、デコーダなどメモリアレイ
部１、周辺にクロツクジエネレータ、入出力回路
などの周辺回路部２ａ，２ｂを配置することが多
い。第１図に示す例は現在最も多く用いられてい
るレイアウトの代表的なもので、複雑化する回路
網を有機的に配置するため、メモリアレイ部の上
下２辺方向に集中して周辺回路をレイアウトする
ことが多く、これに対しメモリアレイ部の左右２
辺方向には周辺回路は配置せず、電源線、接地線
とその他10本程度のクロツク配線を配置するのみ
にとどめていることが多い。半導体メモリ装置
は、実装密度を高くするため、幅の狭いパツケー
ジに組立てられることが強く望まれているためで
ある。メモリアレイ部、周辺部共にそれぞれ電源
主配線、接地主配線を配置する必要があり、その
多くは環状に配置される。

第２図及び第３図は従来の半導体メモリ装置に
おける電源線及び接地線の配置の例を示すレイア
ウト図である。

第２図及び第３図において、電源線２３，３３
を破線で、接地線２１，２２，３１，３２は実線
で示した。また、番号２４，２５，３４，３５は
ボンデイング・パツドを示す。接地線のうち、メ
モリアレイ用の内まわり接地線２１，３１と、周
辺部用外まわり接地線２２，３２との間に、周辺
部用電源線２３，３３とクロツクなどの配線群が
配置される（メモリアレイ用電源線は省略してあ
る）。メモリアレイ用接地線２１，３１の電位の
浮上がりは、デコーダのマルチセレクトなど誤動
作の原因となることが多いため配線抵抗を考え、
内まわりと外まわりの接地線は、アルミニウム配
線Ａ−A′，Ｂ−B′で接続することが常識であつ
た。

ここで問題となるのは、周辺用電源線がアルミ
ニウム配線Ａ−A′，Ｂ−B′において切断され、
環を形成できないことと、同様に、数本〜＋数本
のクロツク配線が、アルミニウム配線Ａ−A′，
Ｂ−B′において幅30μｍ程度に及び太い接地線と
交又するため、細い不純物拡散層や多結晶シリコ
ン層で配線する必要が生じ、数100Ωに及ぶ配線
抵抗を有することとなる２点である。

半導体メモリ装置は、大記憶容量化，高速化が
急速に進み、各クロツクの負荷容量が増大する一
方、それを充放電するトランジスタの電流能力も
増大させる必要があり、配線抵抗は装置の電気特
性に重大な影響を及ぼす。例えば、クロツクの中
には負荷として数10pFに及ぶものもあり、1KΩ
の配線抵抗が存在したとすると、時定数は、数
10nsecにも達し、アクセス時間数10nsecを目標と
していることと考え合わせると、問題は重大であ
る。

また、前に述べた負荷容量の増大と、トランジ
スタの電流能力の増大は、瞬時電流の増大を招
き、例えば、10nsecにピーク電流が数100mAに
も及ぶこともあり、この急激な電流変化は、ケー
スリードや、ボンデイング線などに寄生するイン
ダクタンス成分の逆起電力を生じ、接地線の浮上
がりを生ずる。極端な場合、この接地線の浮上が
りは、0.6〜1.0Vにも及び、誤動作の原因となつ
たり、高速化の障害となる。このような極端な例
は、周辺回路部よりも大容量を充放電するメモリ
アレイ部の接地線に生じやすい。

以上説明したように、従来の半導体メモリ装置
においては、電源線やクロツク線の抵抗の増大と
これに起因する時定数の増大、接地線の浮上りと
これに起因する誤動作の発生等の欠点があつた。

（発明の目的） 本発明の目的は、上記欠点を除去し、チツプサ
イズなど全体のレイアウトに大きな影響を与えず
に、電源線やクロツク配線の抵抗を減じ、かつ接
地線の浮上がりを容量を付加することによつて緩
和し、安定な動作で高速な大記憶容量の半導体メ
モリ装置を提供することにある。

（発明の構成） 本発明の特徴は、半導体基板と、前記半導体基
板に形成された第１および第１の回路部と、前記
第１および第２の回路部に第１の電源電圧をそれ
ぞれ供給する第１および第２の電源配線と、前記
第１もしくは第２の回路部に第２の電源電圧を供
給する第３の電源配線と、複数の信号線とを有す
る半導体メモリー装置において、前記第１の電源
配線は前記半導体基板の外周縁に沿つてリング状
に形成され、前記第２の電源配線は前記第１の電
源配線の内側をリング状に形成され、前記第３の
電源配線は前記第１および第２の電源配線の間を
切れ目を生ずること無く連続的にリング状に形成
され、かつ、第１の導体層が前記第３の電源配線
の下方を横断して前記第１および第２の電源配線
に接続され、第２の導体層が前記第１の導体層と
絶縁膜を介して対向配置しかつ前記第３の電源配
線に接続されこれにより前記第１および第２の導
体層を第１および第２の電極とし前記絶縁膜を誘
電体膜とした容量素子を形成し、前記信号線が前
記第１および第３の電源配線間ならびに前記第３
および第２の電源配線間であつて前記容量素子の
上方を延在している半導体メモリー装置にある。
具体的には、一導電型半導体チツプの一主面の中
央部分にメモリセルマトリクス、デコーダ等を含
むアレイ領域が設けられ、該アレイ領域の上及び
下の前記チツプ周辺に周辺回路を含む周辺回路領
域が設けられ、前記アレイ領域に属する電源線あ
るいは接地線を形成する第１の金属主配線層と前
記周辺領域に属する電源線あるいは接地線を形成
する第２の金属主配線層とが前記アレイ領域を囲
んで設けられている半導体メモリ装置において、
前記アレイ領域の左右両側のチツプ周辺領域でか
つ前記第１及び第２の金属主配線の下に延在せし
めて設けられた不純物拡散層または不純物を含有
した多結晶シリコン層より成る第１の導体層を一
方の電極とし、該第１の導体層の上に絶縁層を介
して設けられた不純物拡散層または不純物を含有
した多結晶シリコン層より成る第２の導体層を他
方の電極とし、前記絶縁体層を誘電体層とする容
量を形成し、前記容量の一方の電極を一定電位源
に接続し、他方の電極に前記第１及び第２の主配
線層をそれぞれ接続することにより前記第１及び
第２の主配線層とを相互に接続することを特徴と
して構成される。

（実施例） 次に、本発明の実施例について図面を用いて説
明する。

第４図は本発明の一実施例のレイアウト図であ
る。

第４図に示すように、半導体チツプ４０の一主
表面の中央部にメモリマトリクス、デコーダなど
を含むアレイ領域４６を設け、このアレイ領域４
６上下のチツプ周辺に周辺回路を設け、第１の電
源電圧（接地電位）を供給する金属主配線である
第２の電源配線としてアレイ領域４６に属する内
まわり接地線４１を設け、第１の電源電圧（接地
電位）を供給する金属主配線である第１の電源配
線としてチツプ周辺領域に属する接地線４２を設
け、更に第２の電源電圧（例えば、VDD電位）
を供給する第３の電源配線としての電源線４３お
よび信号線を接地線４１と接地線４２との間に設
ける。第２図及び第３図に示した従来例と異な
り、本実施例の二つの接地線４１，４２をつなぐ
アルミニウム配線（第２図のアルミニウム配線Ａ
−A′、第３図のアルミニウム配線Ｂ−B′）を廃
止し、半導体チツフ内部にて二つの接地線をつな
ぐようにしたので、電源線４３の中断がなく、電
源線４３は完全な環をなしている。尚、番号４
５，４６はボンデイングパツドである。

第５図は第４図のＣ部の詳細平面図、第６図は
第５図の−′断面図である。

第５図及び第６図により更に詳しく説明する。

半導体チツプ４０に、第１の導体層として不純
物拡散層５１を設け、絶縁膜５５で覆い、その上
に第２の導体層として不純物を含有する多結晶シ
リコン層５２を設ける。これにより多結晶シリコ
ン層５２を一方の電極、不純物拡散層５１を他方
の電極、絶縁膜５５を誘電体膜とする容量が形成
される。多結晶シリコン層５２を絶縁体層５６で
覆い、コンタクト窓５３，５４をあけて、アルミ
ニウム等で内まわり接地線（第２の電源配線）、
４１、外まわり接地線（第１の電源配線）、４２、
電源線（第３の電源配線）、４３、クロツク配線
などの一般的な信号線４７を設ける。接地線４１
と４２はコンタクト窓５３を介して不純物拡散層
第１の導体層５１と接続することにより相互に接
続される。電源線４３はコンタクト窓５４により
多結晶シリコン層第２の導体層５２と接続され
る。これにより容量の一方の電極（即ち多結晶シ
リコン層５２）に一定電位が与えられたことにな
る。換言すれば電源線４３と接地線４１，４２と
は容量結合される。

この実施例において、例えば、チツプの長辺方
向の長さを６mm、接地線幅を30μｍ、厚さ1.2μｍ
のアルミニウム配線を設け、また不純物拡散層５
１の層抵抗を30Ω/ロ、多結晶シリコン層５２の
幅を100μｍとすると、ボンデイングパツドから
メモリセルアレイ部に属する接地線遠端まで、即
ち第２図においてはボンデイングパツド２５から
接地線遠端Naまで、第４図においてはボンデイ
ングパツド４５から第２の電源配線である内まわ
り接地線４１の遠端Nbまで、の各々の配線抵抗
は、第２図の従来例では約4.5Ω、第４図の実施
例では約4.7Ωであり、５％以下の増加であり、
充分小さいと言える。更に、本実施例では、２本
の接地線４１，４２間を延在する例えばVDD電
位を供給する電源線４３が切れ目を生ずること無
く連続的に環状（リング状）となつており、同じ
配線幅を用いた場合でも従来例の1/2の抵抗に押
えられる。これは、前述のごとく、大記憶容量半
導体メモリ装置のように電流の多い場合生ずる電
位降下に対して非常に有効であり、アルミニウム
マイグレーシヨンに対しても有利である。また、
クロツクが前述のように接地線を横切る必要がな
く配線抵抗を低くでき、誤動作を防止し、安定な
高速化を実現できる。また、不純物拡散層５１と
多結晶シリコン層５２とが形成している容量は、
前述の半導体メモリ装置の場合、100pF以上に達
し、高速大容量であるが故のピーク電流による逆
起電力のための接地電位の変動、即ち接地線の浮
上りの緩和に対して、非常に有効である。

上記実施例では、不純物拡散層５１を接地電位
とし、多結晶シリコン層５２を電源電位とした
が、この関係は逆でも同様の効果が期待でき、ま
た容量を形成する電極材料としては、導体層であ
ればどのような組合わせでも良いことは明白であ
る。

（発明の効果） 以上詳細に説明したように、本発明によれば、
チツプサイズなど全体のレイアウトに大きな影響
を与えずに、電源線やクロツク配線の抵抗を減
じ、かつ接地線の浮上りを緩和し、安定な動作で
高速な大記憶容量の半導体メモリ装置を得ること
ができるという効果が得られる。

【図面の簡単な説明】

第１図は従来の１トランジスタ型半導体メモリ
装置のレイアウト図、第２図及び第３図は従来の
半導体メモリ装置における電源線及び接地線の配
置の例を示すレイアウト図、第４図は本発明の一
実施例のレイアウト図、第５図は第４図のＣ部の
詳細平面図、第６図は第５図の−′断面図で
ある。 １……メモリアレイ部、２ａ，２ｂ……周辺回
路部、２１，２２……接地線、２３……電源線、
２４，２５……ボンデイングパツド、３１，３２
……接地線、３３……電源線、３４，３５……ボ
ンデイングパツド、４０……半導体チツプ、４
１，４２……接地線、４３……電源線、４４，４
５……ボンデイングパツド、４６……アレイ領
域、４７……信号線、５１……不純物拡散層、５
２……多結晶シリコン層、５３，５４……コンタ
クト窓、５５……容量素子の誘電体膜としての絶
縁膜、５６……絶縁体層。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板と、前記半導体基板に形成された
   第１および第２の回路部と、前記第１および第２
   の回路部に第１の電源電圧をそれぞれ供給する第
   １および第２の電源配線と、前記第１もしくは第
   ２の回路部に第２の電源電圧を供給する第３の電
   源配線と、複数の信号線とを有する半導体メモリ
   ー装置において、前記第１の電源配線は前記半導
   体基板の外周縁に沿つてリング状に形成され、前
   記第２の電源配線は前記第１の電源配線の内側を
   リング状に形成され、前記第３の電源配線は前記
   第１および第２の電源配線の間を切れ目を生ずる
   こと無く連続的にリング状に形成され、かつ、第
   １の導体層が前記第３の電源配線の下法を横断し
   て前記第１および第２の電源配線に接続され、第
   ２の導体層が前記第１の導体層と絶縁膜を介して
   対向配置しかつ前記第３の電源配線に接続されこ
   れにより前記第１および第２の導体層を第１およ
   び第２の電極とし前記絶縁膜を誘電体膜とした容
   量素子を形成し、前記信号線が前記第１および第
   ３の電源配線間ならびに前記第３および第２の電
   源配線間であつて前記容量素子の上方を延在して
   いることを特徴とする半導体メモリー装置。