JP4904619B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳細には、外部端子とこれに接続される入力回路や出力回路との配線に関する。
【０００２】
【従来の技術】
半導体装置の入力端子や出力端子などの外部端子には、静電気放電素子（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ ｅｌｅｍｅｎｔ：以下、ＥＳＤ素子と言う）が接続されている。
【０００３】
図１に示すように、パッド（外部端子）１０と内部回路１１との間には、内部回路１１を保護する保護素子であるＥＳＤ素子１２が設けられている。内部回路１１は、例えば入出力回路である。この場合には、外部端子１０は入出力共用である。内部回路１１は、入力回路又は出力回路であっても良い。ＥＳＤ素子１２は、抵抗１３とＮチャネルトランジスタ１４とを有する。トランジスタ１４のソースとゲートは接地されている。静電気が外部端子１０に誘起されると、その電荷はトランジスタ１４を介してグランドに流れる。これにより、内部回路１１が静電気で破壊されるのを防止することができる。
【０００４】
内部回路１１を効果的に保護するために、ＥＳＤ素子１２を内部回路１１の近くに配置する必要がある。
【０００５】
【発明が解決しようとする課題】
ＥＳＤ素子１２は大電流をグランドに逃がすために面積が大きく、また通常の動作には寄与しないため、できるだけチップの空いている場所に配置したいという要望がある。しかし、外部端子１０から配線を長く引き回すと、配線容量や寄生抵抗により大電流を瞬時に流すことができなくなってしまう。
【０００６】
入力回路や出力回路は、半導体装置の遅延時間に大きな影響がある回路なので最適な配置が必要であるが、ＥＳＤ素子１２を近辺に配置しなければならないため、レイアウト的に制約があった。
【０００７】
本発明は、回路配置上の制約を解消して回路素子の配置の自由度が大きい半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、メモリセルアレイと、外部端子と、前記外部端子に接続される第１及び第２の内部回路と、前記外部端子と前記第１及び第２の内部回路を接続する配線とを有し、前記配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成され、前記第１及び第２の内部回路はそれぞれ、書込み回路に接続されたデータ入力回路及び読み出し回路に接続されたデータ出力回路であって、前記第１及び第２の内部回路は距離的に離間して配置され、前記書込み回路と前記データ入力回路が前記メモリセルアレイの一方の側に配置され、前記読み出し回路と前記データ出力回路が前記メモリセルアレイを挟んだ他方の側に配置されていることを特徴とする半導体装置である。
【０００９】
前記導電層はいわゆる巨大配線である。巨大配線は、後述するような利点を持つため、電気的特性を考慮した第１及び第２の内部回路の配置の自由度は飛躍的に向上する。よって、第１及び第２の内部回路は距離的に離間して配置するこができる。
【００１０】
【発明の実施の形態】
図２は、本発明の第１の実施の形態を示す図である。図２は、半導体装置の外部端子１０の周辺部分を示す。なお、図１に示す構成要素と同一のものには、同一の参照番号を付してある。
【００１１】
外部端子１０と内部回路１１との接続、及び外部端子１０とＥＳＤ素子１２との接続を、いわゆる巨大配線１３を用いて行う。巨大配線１３と内部回路１１とは、コンタクト部１４で電気的に接続される。同様に、巨大配線１３とＥＳＤ素子１２とはコンタクト部１４で電気的に接続される。
【００１２】
巨大配線は、幅５〜１０μｍ程度の配線層で形成されたもので、半導体装置の高速化及び低電力化を可能とする。巨大配線は、微細加工で形成する通常の配線に対し、次のような利点がある。
▲１▼幅が広いため電気抵抗が小さい。
▲２▼バルクとの絶縁層の層間が厚く、また巨大配線間の配線間隔が広いため寄生容量が小さい。
▲３▼以上より、巨大配線の時定数は非常に低く高速動作に向いている。
【００１３】
本発明では、このような巨大配線１３を用いることにより、内部回路１１とＥＳＤ素子１２とを距離的に離間して配置することができる。つまり、従来の回路配置上の制約による回路間の距離を越えて、内部回路１１とＥＳＤ素子１２とを配置できる。巨大配線１３は、従来の配線で許容される最大長（静電破壊を効果的に防止できる最大配線長）よりも長いとも言える。
【００１４】
図３は、巨大配線１３を説明するための半導体装置の模式的な断面図である。
【００１５】
半導体基板２０上（チップ面上）には、多層配線層２２が形成されている。多層配線層２２は、多層に構成された配線層２２ａ、２２ｂを有する。各配線層２２ａ、２２ｂはポリイミドなどの絶縁層で絶縁され、最上部の配線層２２ｂ上にはポリイミドなどの絶縁層が設けられている。図３では、便宜上、多層配線層２２の絶縁層を一括して参照番号２１で示してある。図１に示す従来技術の各回路間の配線は多層配線層２２内の配線であり、通常の微細加工で形成される通常配線である。
【００１６】
多層配線層２２は電極２３を有する。電極２３はコンタクト部２５、２６及び中間の配線層を介して、半導体基板２０に形成された拡散層２４に電気的に接続される。
【００１７】
絶縁層２７上には、巨大配線層２８が形成されている。図２に示す巨大配線１３は、この巨大配線層２８で形成される。巨大配線層２８は、コンタクト部２３で電極２３とコンタクトしている。このコンタクト部２３は、図２に示すコンタクト部１４に相当する。電極２３は、絶縁層２１に設けられたコンタクトホールから露出している。コンタクト部２３は、絶縁層２１、２７に形成されたコンタクトホールに巨大配線層２８が入り込んで電極２３に接続する構成である。巨大配線層２８の幅及び厚みは多層配線層２２の配線層２２ａ、２２ｂよりも大きく、例えば５〜１０μｍである。
【００１８】
巨大配線層２８の上には、カバー膜２９が設けられている。カバー膜２９は開口部（スルーホール）を有し、そこから巨大配線層２８が露出している。開口部には、巨大配線層２８上に形成された他のチップや回路との接続用の電極３０が設けられている。図示する電極３０はバンプであるが、パッドなどでも良い。電極３０は図２に示す外部電極１０を構成する。
【００１９】
図４は、本発明の第２の実施の形態を示す図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００２０】
図示する構成は、巨大配線１３と内部回路１１を接続する通常配線１５の長さＬ１を、巨大配線１３とＥＳＤ素子１２を接続する通常配線１６の長さＬ２よりも長くしたことを特徴とする。通常配線は巨大配線に比べ寄生容量と配線抵抗が大きいので、Ｌ１＞Ｌ２とすることにより、ＥＳＤ素子１２の方に静電電流が流れ易くなる。
【００２１】
通常配線１５と１６は、図３に示す多層配線層２２内の配線である。
【００２２】
図５は、本発明の第３の実施の形態を示す図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００２３】
図５に示す構成は、巨大配線１３と内部回路１１との間に抵抗Ｒ１を設けたことを特徴とする。これにより、ＥＳＤ素子１２の方に静電電流がより流れ易くなる。
【００２４】
図６は、本発明による半導体装置の全体構成例を示す図である。チップ４０上の中央部には、アドレス、コマンド、データ、クロックなどのＩ／Ｏ回路４１が設けられている。複数のＥＳＤ素子４４をチップの周辺に配置する。各ＥＳＤ素子４４とＩ／Ｏ回路４１とを巨大配線４２で接続する。各巨大配線４２上には、外部との接続用の外部端子４３が設けられている。この外部端子４３は、図３に示すバンプ状の電極３０に相当する。バンプに代えてパッド状の電極でも良い。
【００２５】
各巨大配線４２の一端はコンタクト部４５を介してＩ／Ｏ回路４１に接続され、他端はコンタクト部４６を介してＥＳＤ素子４４に接続されている。
【００２６】
巨大配線４２を用いているので、ＥＳＤ素子４４をＩ／Ｏ回路４１から距離的に離間したチップ４０の周辺領域に形成することができる。
【００２７】
以上説明した通り、本発明は、従来隣接して配置しなければならなかった回路を、巨大配線を利用して場所的に離間して配置できるようにした。従って、本発明による巨大配線は入出力回路とＥＳＤ素子との接続のみならず、他の回路部分にも適用できる。
【００２８】
図７は、半導体記憶装置の従来の一構成例を示すブロック図である。図示する半導体装置は、外部端子５０、データ入力回路５１、データ出力回路５２、メモリセルアレイ５３、書込み回路５４、読出し回路５５、書込みデータバス５６及び読出しデータバス５７を具備する。
【００２９】
メモリセルアレイ５３、書込み回路５４及び読出し回路５５を含むメモリコアの集積度を高くしようとする場合、図７に示すように、メモリセルアレイ５３の片側に書込み回路５４を設け、対向する側に読出し回路５５を設ける。このような配置においても、外部端子５０を共通にするデータ入力回路５１とデータ出力回路５２を隣接し、しかも外部端子５０にできるだけ近接するように配置する。外部端子５０とデータ入力回路５１までの配線長及びデータ出力回路５２までの配線長が長くなると、配線抵抗や寄生容量によって電圧ドロップや波形のなまりが発生したり、端子容量が大きくなってしまう。
【００３０】
ところが、データ入力回路５１とデータ出力回路５２を隣接して配置したことにより、データ入力回路５１と書き込み回路５４の間の配線又は読出し回路５５とデータ出力回路５２の間の配線のいずれか又は両方が長くなってしまい、チップ面積が増大し、信号の遅延が発生する。図７の配置では、データ入力回路５１と書込み回路５４とを接続する書込みデータバス５６が長くなってしまう。
【００３１】
以下に説明する本発明の第４の実施の形態は、上記問題点を解決するものである。
【００３２】
図８は、本発明の第４の実施の形態による半導体記憶装置の構成を示すブロック図である。図８（ａ）は単ビットの構成例、（ｂ）は多ビットの構成例を示す。なお、図８において、図７に示す構成要素と同一のものには同一の参照番号を付してある。
【００３３】
図８（ａ）において、メモリセルアレイの両側にそれぞれデータ入力回路５１とデータ出力回路５２を設け、これらをコンタクト部６３を介して巨大配線６２で電気的に接続してある。巨大配線６２上には、外部との接続用の外部電極６１が設けられている。この外部電極６１は、図３に示す電極３０に相当する。外部電極６１は図３に示すようにバンプ状であっても良いし、パッド状であっても良い。
【００３４】
巨大配線６２を用いているため、配線長が長くても配線抵抗や寄生容量によって電圧ドロップや波形のなまりが発生したり、端子容量が大きくなってしまうことはない。よって、データ入力回路５１とデータ出力回路５２を距離的に離間配置することが可能になり、更に外部端子６１に近接して配置する必要がない。また、巨大配線６１をメモリセルアレイ５３上に設けることができ、通常配線をチップ上に引き回す必要がないので、チップレイアウト上及びチップ面積的にも有利である。データ入力回路５１と書込み回路５４とを接続するバス６４の長さは、読出し回路５５とデータ出力回路５２とを接続するバス６５と同様に短い。
【００３５】
図８（ｂ）に示す多ビットの構成では、複数の巨大配線６２を並列に配置したものである。各巨大配線６２はコンタクト部６３を介してデータ入力回路５１Ａとデータ出力回路５５とに接続される。
【００３６】
以上、本発明の実施の形態を説明した。本発明は上記実施の形態に限定されるものではなく、従来隣接して配置しなければならなかった回路を巨大配線を利用して場所的に離間して配置できるようにしたすべてを含むものである。
（付記）
以上、本発明の主たる特徴を特定すると次の通りである。
【００３７】
（付記１）外部端子と、
これに接続される第１及び第２の内部回路と、
前記外部端子と前記第１及び第２の内部回路を接続する配線とを有し、
前記配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成され、
前記第１及び第２の内部回路は距離的に離間して配置される半導体装置。
【００３８】
（付記２）外部端子と、
これに接続される第１及び第２の内部回路と、
前記外部端子と前記第１及び第２の内部回路を接続する配線とを有し、
前記配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成され、
前記配線は、前記第１及び第２の内部回路と前記外部端子とを前記配線層で接続した場合の最大許容長よりも長い半導体装置。
【００３９】
（付記３）付記１又は２に記載の半導体装置は第３の内部回路を有し、前記第１及び第２の内部回路は前記第３の回路を挟むように配置されている半導体装置。
【００４０】
（付記４）前記第１及び第２の内部回路はそれぞれ、データ入力回路及びデータ出力回路である付記１又は２記載の半導体装置。
【００４１】
（付記５）外部端子と、
これに接続される内部回路及び保護素子と、
前記外部端子と内部回路及び保護素子を接続する配線とを有し、
前記配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成される半導体装置。
【００４２】
（付記６）前記配線層は前記巨大配線と前記内部回路とを接続する第１の部分と、前記巨大配線と前記保護素子とを接続する第２の部分とを含み、前記第１の部分は前記第２の部分よりも長い付記５記載の半導体装置。
【００４３】
（付記７）前記外部端子と前記内部回路との間に抵抗を有する付記５又は６記載の半導体装置。
【００４４】
（付記８）前記保護素子は前記半導体チップの周辺部に位置することを特徴とする付記５又は６記載の半導体装置。
【００４５】
（付記９）前記配線は、前記配線層内の配線よりも大きいサイズである付記１、２及び５のいずれか一項記載の半導体装置。
【００４６】
（付記１０）前記保護素子は、ＥＳＤ素子である付記５又は６記載の半導体装置。
【００４７】
（付記１１）前記外部端子は、前記配線上に形成されている電極である付記１に記載の半導体装置。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、回路配置上の制約を解消して回路素子の配置の自由度が大きい半導体装置を提供することができる。
【図面の簡単な説明】
【図１】従来の回路配置の一例を示す図である。
【図２】本発明の第１の実施の形態による半導体装置を示す図である。
【図３】図２に示す半導体装置の断面を示す図である。
【図４】本発明の第２の実施の形態による半導体装置を示す図である。
【図５】本発明の第３の実施の形態による半導体装置を示す図である。
【図６】本発明による半導体装置の構成例を示す図である。
【図７】半導体記憶装置の一般的な回路配置を示す図である。
【図８】本発明の第４の実施の形態による半導体装置を示す図である。
【符号の説明】
１０ 外部端子
１１ 内部回路
１２ ＥＳＤ素子
１３ 巨大配線
１４ コンタクト部
１５ 通常配線
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳細には、外部端子とこれに接続される入力回路や出力回路との配線に関する。
【０００２】
【従来の技術】
半導体装置の入力端子や出力端子などの外部端子には、静電気放電素子（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ ｅｌｅｍｅｎｔ：以下、ＥＳＤ素子と言う）が接続されている。
【０００３】
図１に示すように、パッド（外部端子）１０と内部回路１１との間には、内部回路１１を保護する保護素子であるＥＳＤ素子１２が設けられている。内部回路１１は、例えば入出力回路である。この場合には、外部端子１０は入出力共用である。内部回路１１は、入力回路又は出力回路であっても良い。ＥＳＤ素子１２は、抵抗１３とＮチャネルトランジスタ１４とを有する。トランジスタ１４のソースとゲートは接地されている。静電気が外部端子１０に誘起されると、その電荷はトランジスタ１４を介してグランドに流れる。これにより、内部回路１１が静電気で破壊されるのを防止することができる。
【０００４】
内部回路１１を効果的に保護するために、ＥＳＤ素子１２を内部回路１１の近くに配置する必要がある。
【０００５】
【発明が解決しようとする課題】
ＥＳＤ素子１２は大電流をグランドに逃がすために面積が大きく、また通常の動作には寄与しないため、できるだけチップの空いている場所に配置したいという要望がある。しかし、外部端子１０から配線を長く引き回すと、配線容量や寄生抵抗により大電流を瞬時に流すことができなくなってしまう。
【０００６】
入力回路や出力回路は、半導体装置の遅延時間に大きな影響がある回路なので最適な配置が必要であるが、ＥＳＤ素子１２を近辺に配置しなければならないため、レイアウト的に制約があった。
【０００７】
本発明は、回路配置上の制約を解消して回路素子の配置の自由度が大きい半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、メモリセルアレイと、外部端子と、前記外部端子に接続される第１及び第２の内部回路と、前記外部端子と前記第１及び第２の内部回路を接続する配線とを有し、前記配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成され、前記第１及び第２の内部回路はそれぞれ、書込み回路に接続されたデータ入力回路及び読み出し回路に接続されたデータ出力回路であって、前記第１及び第２の内部回路は距離的に離間して配置され、前記書込み回路と前記データ入力回路が前記メモリセルアレイの一方の側に配置され、前記読み出し回路と前記データ出力回路が前記メモリセルアレイを挟んだ他方の側に配置されていることを特徴とする半導体装置である。
【０００９】
前記導電層はいわゆる巨大配線である。巨大配線は、後述するような利点を持つため、電気的特性を考慮した第１及び第２の内部回路の配置の自由度は飛躍的に向上する。よって、第１及び第２の内部回路は距離的に離間して配置するこができる。
【００１０】
【発明の実施の形態】
図２は、本発明の第１の実施の形態を示す図である。図２は、半導体装置の外部端子１０の周辺部分を示す。なお、図１に示す構成要素と同一のものには、同一の参照番号を付してある。
【００１１】
外部端子１０と内部回路１１との接続、及び外部端子１０とＥＳＤ素子１２との接続を、いわゆる巨大配線１３を用いて行う。巨大配線１３と内部回路１１とは、コンタクト部１４で電気的に接続される。同様に、巨大配線１３とＥＳＤ素子１２とはコンタクト部１４で電気的に接続される。
【００１２】
巨大配線は、幅５〜１０μｍ程度の配線層で形成されたもので、半導体装置の高速化及び低電力化を可能とする。巨大配線は、微細加工で形成する通常の配線に対し、次のような利点がある。
▲１▼幅が広いため電気抵抗が小さい。
▲２▼バルクとの絶縁層の層間が厚く、また巨大配線間の配線間隔が広いため寄生容量が小さい。
▲３▼以上より、巨大配線の時定数は非常に低く高速動作に向いている。
【００１３】
本発明では、このような巨大配線１３を用いることにより、内部回路１１とＥＳＤ素子１２とを距離的に離間して配置することができる。つまり、従来の回路配置上の制約による回路間の距離を越えて、内部回路１１とＥＳＤ素子１２とを配置できる。巨大配線１３は、従来の配線で許容される最大長（静電破壊を効果的に防止できる最大配線長）よりも長いとも言える。
【００１４】
図３は、巨大配線１３を説明するための半導体装置の模式的な断面図である。
【００１５】
半導体基板２０上（チップ面上）には、多層配線層２２が形成されている。多層配線層２２は、多層に構成された配線層２２ａ、２２ｂを有する。各配線層２２ａ、２２ｂはポリイミドなどの絶縁層で絶縁され、最上部の配線層２２ｂ上にはポリイミドなどの絶縁層が設けられている。図３では、便宜上、多層配線層２２の絶縁層を一括して参照番号２１で示してある。図１に示す従来技術の各回路間の配線は多層配線層２２内の配線であり、通常の微細加工で形成される通常配線である。
【００１６】
多層配線層２２は電極２３を有する。電極２３はコンタクト部２５、２６及び中間の配線層を介して、半導体基板２０に形成された拡散層２４に電気的に接続される。
【００１７】
絶縁層２７上には、巨大配線層２８が形成されている。図２に示す巨大配線１３は、この巨大配線層２８で形成される。巨大配線層２８は、コンタクト部２３で電極２３とコンタクトしている。このコンタクト部２３は、図２に示すコンタクト部１４に相当する。電極２３は、絶縁層２１に設けられたコンタクトホールから露出している。コンタクト部２３は、絶縁層２１、２７に形成されたコンタクトホールに巨大配線層２８が入り込んで電極２３に接続する構成である。巨大配線層２８の幅及び厚みは多層配線層２２の配線層２２ａ、２２ｂよりも大きく、例えば５〜１０μｍである。
【００１８】
巨大配線層２８の上には、カバー膜２９が設けられている。カバー膜２９は開口部（スルーホール）を有し、そこから巨大配線層２８が露出している。開口部には、巨大配線層２８上に形成された他のチップや回路との接続用の電極３０が設けられている。図示する電極３０はバンプであるが、パッドなどでも良い。電極３０は図２に示す外部電極１０を構成する。
【００１９】
図４は、本発明の第２の実施の形態を示す図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００２０】
図示する構成は、巨大配線１３と内部回路１１を接続する通常配線１５の長さＬ１を、巨大配線１３とＥＳＤ素子１２を接続する通常配線１６の長さＬ２よりも長くしたことを特徴とする。通常配線は巨大配線に比べ寄生容量と配線抵抗が大きいので、Ｌ１＞Ｌ２とすることにより、ＥＳＤ素子１２の方に静電電流が流れ易くなる。
【００２１】
通常配線１５と１６は、図３に示す多層配線層２２内の配線である。
【００２２】
図５は、本発明の第３の実施の形態を示す図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００２３】
図５に示す構成は、巨大配線１３と内部回路１１との間に抵抗Ｒ１を設けたことを特徴とする。これにより、ＥＳＤ素子１２の方に静電電流がより流れ易くなる。
【００２４】
図６は、本発明による半導体装置の全体構成例を示す図である。チップ４０上の中央部には、アドレス、コマンド、データ、クロックなどのＩ／Ｏ回路４１が設けられている。複数のＥＳＤ素子４４をチップの周辺に配置する。各ＥＳＤ素子４４とＩ／Ｏ回路４１とを巨大配線４２で接続する。各巨大配線４２上には、外部との接続用の外部端子４３が設けられている。この外部端子４３は、図３に示すバンプ状の電極３０に相当する。バンプに代えてパッド状の電極でも良い。
【００２５】
各巨大配線４２の一端はコンタクト部４５を介してＩ／Ｏ回路４１に接続され、他端はコンタクト部４６を介してＥＳＤ素子４４に接続されている。
【００２６】
巨大配線４２を用いているので、ＥＳＤ素子４４をＩ／Ｏ回路４１から距離的に離間したチップ４０の周辺領域に形成することができる。
【００２７】
以上説明した通り、本発明は、従来隣接して配置しなければならなかった回路を、巨大配線を利用して場所的に離間して配置できるようにした。従って、本発明による巨大配線は入出力回路とＥＳＤ素子との接続のみならず、他の回路部分にも適用できる。
【００２８】
図７は、半導体記憶装置の従来の一構成例を示すブロック図である。図示する半導体装置は、外部端子５０、データ入力回路５１、データ出力回路５２、メモリセルアレイ５３、書込み回路５４、読出し回路５５、書込みデータバス５６及び読出しデータバス５７を具備する。
【００２９】
メモリセルアレイ５３、書込み回路５４及び読出し回路５５を含むメモリコアの集積度を高くしようとする場合、図７に示すように、メモリセルアレイ５３の片側に書込み回路５４を設け、対向する側に読出し回路５５を設ける。このような配置においても、外部端子５０を共通にするデータ入力回路５１とデータ出力回路５２を隣接し、しかも外部端子５０にできるだけ近接するように配置する。外部端子５０とデータ入力回路５１までの配線長及びデータ出力回路５２までの配線長が長くなると、配線抵抗や寄生容量によって電圧ドロップや波形のなまりが発生したり、端子容量が大きくなってしまう。
【００３０】
ところが、データ入力回路５１とデータ出力回路５２を隣接して配置したことにより、データ入力回路５１と書き込み回路５４の間の配線又は読出し回路５５とデータ出力回路５２の間の配線のいずれか又は両方が長くなってしまい、チップ面積が増大し、信号の遅延が発生する。図７の配置では、データ入力回路５１と書込み回路５４とを接続する書込みデータバス５６が長くなってしまう。
【００３１】
以下に説明する本発明の第４の実施の形態は、上記問題点を解決するものである。
【００３２】
図８は、本発明の第４の実施の形態による半導体記憶装置の構成を示すブロック図である。図８（ａ）は単ビットの構成例、（ｂ）は多ビットの構成例を示す。なお、図８において、図７に示す構成要素と同一のものには同一の参照番号を付してある。
【００３３】
図８（ａ）において、メモリセルアレイの両側にそれぞれデータ入力回路５１とデータ出力回路５２を設け、これらをコンタクト部６３を介して巨大配線６２で電気的に接続してある。巨大配線６２上には、外部との接続用の外部電極６１が設けられている。この外部電極６１は、図３に示す電極３０に相当する。外部電極６１は図３に示すようにバンプ状であっても良いし、パッド状であっても良い。
【００３４】
巨大配線６２を用いているため、配線長が長くても配線抵抗や寄生容量によって電圧ドロップや波形のなまりが発生したり、端子容量が大きくなってしまうことはない。よって、データ入力回路５１とデータ出力回路５２を距離的に離間配置することが可能になり、更に外部端子６１に近接して配置する必要がない。また、巨大配線６１をメモリセルアレイ５３上に設けることができ、通常配線をチップ上に引き回す必要がないので、チップレイアウト上及びチップ面積的にも有利である。データ入力回路５１と書込み回路５４とを接続するバス６４の長さは、読出し回路５５とデータ出力回路５２とを接続するバス６５と同様に短い。
【００３５】
図８（ｂ）に示す多ビットの構成では、複数の巨大配線６２を並列に配置したものである。各巨大配線６２はコンタクト部６３を介してデータ入力回路５１Ａとデータ出力回路５５とに接続される。
【００３６】
以上、本発明の実施の形態を説明した。本発明は上記実施の形態に限定されるものではなく、従来隣接して配置しなければならなかった回路を巨大配線を利用して場所的に離間して配置できるようにしたすべてを含むものである。
（付記）
以上、本発明の主たる特徴を特定すると次の通りである。
【００３７】
（付記１）外部端子と、
これに接続される第１及び第２の内部回路と、
前記外部端子と前記第１及び第２の内部回路を接続する配線とを有し、
前記配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成され、
前記第１及び第２の内部回路は距離的に離間して配置される半導体装置。
【００３８】
（付記２）外部端子と、
これに接続される第１及び第２の内部回路と、
前記外部端子と前記第１及び第２の内部回路を接続する配線とを有し、
前記配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成され、
前記配線は、前記第１及び第２の内部回路と前記外部端子とを前記配線層で接続した場合の最大許容長よりも長い半導体装置。
【００３９】
（付記３）付記１又は２に記載の半導体装置は第３の内部回路を有し、前記第１及び第２の内部回路は前記第３の回路を挟むように配置されている半導体装置。
【００４０】
（付記４）前記第１及び第２の内部回路はそれぞれ、データ入力回路及びデータ出力回路である付記１又は２記載の半導体装置。
【００４１】
（付記５）外部端子と、
これに接続される内部回路及び保護素子と、
前記外部端子と内部回路及び保護素子を接続する配線とを有し、
前記配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成される半導体装置。
【００４２】
（付記６）前記配線層は前記巨大配線と前記内部回路とを接続する第１の部分と、前記巨大配線と前記保護素子とを接続する第２の部分とを含み、前記第１の部分は前記第２の部分よりも長い付記５記載の半導体装置。
【００４３】
（付記７）前記外部端子と前記内部回路との間に抵抗を有する付記５又は６記載の半導体装置。
【００４４】
（付記８）前記保護素子は前記半導体チップの周辺部に位置することを特徴とする付記５又は６記載の半導体装置。
【００４５】
（付記９）前記配線は、前記配線層内の配線よりも大きいサイズである付記１、２及び５のいずれか一項記載の半導体装置。
【００４６】
（付記１０）前記保護素子は、ＥＳＤ素子である付記５又は６記載の半導体装置。
【００４７】
（付記１１）前記外部端子は、前記配線上に形成されている電極である付記１に記載の半導体装置。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、回路配置上の制約を解消して回路素子の配置の自由度が大きい半導体装置を提供することができる。
【図面の簡単な説明】
【図１】従来の回路配置の一例を示す図である。
【図２】本発明の第１の実施の形態による半導体装置を示す図である。
【図３】図２に示す半導体装置の断面を示す図である。
【図４】本発明の第２の実施の形態による半導体装置を示す図である。
【図５】本発明の第３の実施の形態による半導体装置を示す図である。
【図６】本発明による半導体装置の構成例を示す図である。
【図７】半導体記憶装置の一般的な回路配置を示す図である。
【図８】本発明の第４の実施の形態による半導体装置を示す図である。
【符号の説明】
１０ 外部端子
１１ 内部回路
１２ ＥＳＤ素子
１３ 巨大配線
１４ コンタクト部
１５ 通常配線
Claims (4)
- メモリセルアレイと、
外部端子と、
前記外部端子に接続される第１及び第２の内部回路と、
前記外部端子と前記第１及び第２の内部回路を接続する配線とを有し、
前記配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成され、
前記第１及び第２の内部回路はそれぞれ、書込み回路に接続されたデータ入力回路及び読み出し回路に接続されたデータ出力回路であって、
前記第１及び第２の内部回路は距離的に離間して配置され、
前記書込み回路と前記データ入力回路が前記メモリセルアレイの一方の側に配置され、前記読み出し回路と前記データ出力回路が前記メモリセルアレイを挟んだ他方の側に配置されていることを特徴とする半導体装置。 - 外部端子と、
これに接続される内部回路及び保護素子と、
前記外部端子と内部回路及び保護素子を接続する巨大配線とを有し、
前記巨大配線は、半導体チップ面上に設けられた配線層を覆う絶縁層の上に形成されかつ前記配線層の電極とコンタクトする導電層で形成されており、
前記配線層は前記巨大配線と前記内部回路とを接続する第１の部分と、前記巨大配線と前記保護素子とを接続する第２の部分とを含み、前記第１の部分は前記第２の部分よりも長い半導体装置。 - 前記外部端子と前記内部回路との間に抵抗を有する請求項２記載の半導体装置。
- 前記保護素子は前記半導体チップの周辺部に位置することを特徴とする請求項２記載の半導体装置。
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