JPS5886756A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5886756A JPS5886756A JP18477981A JP18477981A JPS5886756A JP S5886756 A JPS5886756 A JP S5886756A JP 18477981 A JP18477981 A JP 18477981A JP 18477981 A JP18477981 A JP 18477981A JP S5886756 A JPS5886756 A JP S5886756A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
半発明は、子導体ｄ ＋、ｆｆｉ Ｉｔこ系り、時に呆
槓１１路 −（ＩＣ）の静電破壊防止策に関するもので
ある。
槓１１路 −（ＩＣ）の静電破壊防止策に関するもので
ある。
静１１ｔｆｉによるＩＣの破壊とは、ＩＣの周囲のもの
、例えばＩＣのチップ実装工程中の治具、搬送用キャリ
ア、検査治具及び人体等に帯′シした静電気がＩＣと接
近又は接触したＩＣの端子間を通して放電し、内部素子
を破壊に至らしめる現象である。ＩＣ，ＬＳＩ（大規模
集積回路）の発展には目を見張るものが１トランジスタ
の発明以来わずか３０年の１４に、民生用、産業用のあ
らゆる分野に急速に普及しつづけて米ｔ０この普及の大
きな理由の１つにＩＣ化が４子礪器、システムに実装さ
れる部品点数あるいは接続ｊ千載も〕削減等をも友らし
、機器、システムの１６頼性を大幅に同上させる事に寄
与した事が挙げられる。−万ＩＣ化によりｄｌ器、シス
テムのｉｌ頼性はＩＣの信頼性に大きく依存する樟にな
り、ＩＣの信頼性向上への要求はますます厳しいものに
なってきつつある。
、例えばＩＣのチップ実装工程中の治具、搬送用キャリ
ア、検査治具及び人体等に帯′シした静電気がＩＣと接
近又は接触したＩＣの端子間を通して放電し、内部素子
を破壊に至らしめる現象である。ＩＣ，ＬＳＩ（大規模
集積回路）の発展には目を見張るものが１トランジスタ
の発明以来わずか３０年の１４に、民生用、産業用のあ
らゆる分野に急速に普及しつづけて米ｔ０この普及の大
きな理由の１つにＩＣ化が４子礪器、システムに実装さ
れる部品点数あるいは接続ｊ千載も〕削減等をも友らし
、機器、システムの１６頼性を大幅に同上させる事に寄
与した事が挙げられる。−万ＩＣ化によりｄｌ器、シス
テムのｉｌ頼性はＩＣの信頼性に大きく依存する樟にな
り、ＩＣの信頼性向上への要求はますます厳しいものに
なってきつつある。
ＩＣの故障メカニズムには、例えば湿気の侵入による劣
化、ワイヤ接続部での断１、あるいは拡散／ロセスでの
欠陥に基づくリーク′Ｉ４流の１大等の色々の問題があ
るが、ＩＣメーカーの努力により多くのものは実用上は
とんど問題の無いレベルにまで解決されて来ている。
化、ワイヤ接続部での断１、あるいは拡散／ロセスでの
欠陥に基づくリーク′Ｉ４流の１大等の色々の問題があ
るが、ＩＣメーカーの努力により多くのものは実用上は
とんど問題の無いレベルにまで解決されて来ている。
その中の大きな問題の１つに靜′１気による破壊がろる
。静電気による破壊がクローズアップされて来た背景に
は２つの事が起因している。１つはＬＳＩの高集積化が
進んで米几事である。必然的にｍ’ｉ！Ｆ［化が要求さ
れ、ＬＳＩのパターンは極めて微細化されて未定。この
傾向”は静電気による破壊という見地−０１らみ扛ば、
必ずしも好ましい事ではない。もう１つはＩＣのＩＺ用
壌境の多様化がおる。りらゆる分野へＩＣがｌｔ！われ
はじめた事、とりわけ携帯用′１子１Ａ器への導入が促
進された事と身のまわりに石油化学製品が増大し友事に
よシ、静′ｄｔ′ＡとＩＣがかかわシあう機会が著しく
増大した事である。
。静電気による破壊がクローズアップされて来た背景に
は２つの事が起因している。１つはＬＳＩの高集積化が
進んで米几事である。必然的にｍ’ｉ！Ｆ［化が要求さ
れ、ＬＳＩのパターンは極めて微細化されて未定。この
傾向”は静電気による破壊という見地−０１らみ扛ば、
必ずしも好ましい事ではない。もう１つはＩＣのＩＺ用
壌境の多様化がおる。りらゆる分野へＩＣがｌｔ！われ
はじめた事、とりわけ携帯用′１子１Ａ器への導入が促
進された事と身のまわりに石油化学製品が増大し友事に
よシ、静′ｄｔ′ＡとＩＣがかかわシあう機会が著しく
増大した事である。
この１．１ｃｔによるＩＣの破壊を防止する為に、各ｄ
ｖ）保護素子が考えられており靜’ｔ４Ａに対してかな
シ強いＩＣが得られている。しかし、ＩＣの集積度や性
能を良くする為に前記の様に入出力配−の微細化金して
くると、保護素子そのものは、静電気のエネルギーに対
して十分強い構造であっても入力配縁そのものが、静゛
１′Ａのエネルギーで溶解し入力−１子がオープンにな
るという欠点を有する様になってきた。
ｖ）保護素子が考えられており靜’ｔ４Ａに対してかな
シ強いＩＣが得られている。しかし、ＩＣの集積度や性
能を良くする為に前記の様に入出力配−の微細化金して
くると、保護素子そのものは、静電気のエネルギーに対
して十分強い構造であっても入力配縁そのものが、静゛
１′Ａのエネルギーで溶解し入力−１子がオープンにな
るという欠点を有する様になってきた。
本発明の目的は、装置の３４％積度や性能金そこなわな
いで靜４：４による破壊が起シに＜＜、品質の良いｌＣ
全提供することにある。。
いで靜４：４による破壊が起シに＜＜、品質の良いｌＣ
全提供することにある。。
不発明は、人出力４子用ポンディングパッドと入出力用
索子ｔ−結ぶ１属配線のうち、該ボンディングパ゛ツド
と靜電破壊保ｉ素子間の配−幅が、残りの入出刃配、ｄ
幅よシ太いこと全特徴としている。
索子ｔ−結ぶ１属配線のうち、該ボンディングパ゛ツド
と靜電破壊保ｉ素子間の配−幅が、残りの入出刃配、ｄ
幅よシ太いこと全特徴としている。
以下、本発明について図面を参照しながら詳細に説明す
る。
る。
第１図は従来よシ一般的に使用されている靜′シ破壊保
ａ、Ａ子を用いた装置の平面図で、入力配線は大力層子
用ポンディ／グバッド１からＡＪ等の７Ａ配−３，４を
経て内部回絡頌城８に、４続されている。又入力量ｒ４
はその途中から静′１破壊保護講子２に入力し、保護索
子２は配−６を経て、装置の′イ源供給バッド５に戻α
されている。図面で７はチップのエッヂを示す。本構造
に於て、入力）・−子に放電し比電荷は、パッド１に入
力、配線３を経由して、保８！ｉ４子２に吸収され最終
的に配線６、パッド５を経て装置の電源に吸収される。
ａ、Ａ子を用いた装置の平面図で、入力配線は大力層子
用ポンディ／グバッド１からＡＪ等の７Ａ配−３，４を
経て内部回絡頌城８に、４続されている。又入力量ｒ４
はその途中から静′１破壊保護講子２に入力し、保護索
子２は配−６を経て、装置の′イ源供給バッド５に戻α
されている。図面で７はチップのエッヂを示す。本構造
に於て、入力）・−子に放電し比電荷は、パッド１に入
力、配線３を経由して、保８！ｉ４子２に吸収され最終
的に配線６、パッド５を経て装置の電源に吸収される。
このとき装置の内部領域８に放電された電荷の一部が流
れるがこの址は非常に少なく装置の破壊には到らない。
れるがこの址は非常に少なく装置の破壊には到らない。
しかるに、第１図では、装置の性能等全考慮して入力量
−３，４は非常にｄ囲＜設ｈ↑してるり、しかも同じ幅
である。この８本装置は、保護素子、２そのものは、靜
′１気に対して強い構造にもρ１かわらず、電荷の放１
を経路である配）−３が電荷が流扛る時に発生するジュ
ール熱によって溶解ない時には、内部＋！！ＩＭＢ内Ｑ
人力素子が７：Ｉ−トする故障が多かったが、保ｄ濾子
２を入れた為に、オーブン不良が新しく問題となり友。
−３，４は非常にｄ囲＜設ｈ↑してるり、しかも同じ幅
である。この８本装置は、保護素子、２そのものは、靜
′１気に対して強い構造にもρ１かわらず、電荷の放１
を経路である配）−３が電荷が流扛る時に発生するジュ
ール熱によって溶解ない時には、内部＋！！ＩＭＢ内Ｑ
人力素子が７：Ｉ−トする故障が多かったが、保ｄ濾子
２を入れた為に、オーブン不良が新しく問題となり友。
第２ＶＪは、不発明の好ましい実施列金示す平面図でめ
９、第１図と異なる点は、入力量−・Ｑうち入力パッド
１′から保ｉ４Ａ子２′に到る配、４３′と、保護素子
１から電源パッド５′に到る配置６′が、内部回路領域
８′に到る入力配線４′よシ幅が太くなっている点であ
る。本発明実ｍ１５’ｌＪの構造において、配＋〆了、
６′の幅は電荷放電によって生ずるジュール熱に十分耐
えられるように１２μｍ以上がとってあり、本装置は、
静電気によるオープン不良がなくなった。
９、第１図と異なる点は、入力量−・Ｑうち入力パッド
１′から保ｉ４Ａ子２′に到る配、４３′と、保護素子
１から電源パッド５′に到る配置６′が、内部回路領域
８′に到る入力配線４′よシ幅が太くなっている点であ
る。本発明実ｍ１５’ｌＪの構造において、配＋〆了、
６′の幅は電荷放電によって生ずるジュール熱に十分耐
えられるように１２μｍ以上がとってあり、本装置は、
静電気によるオープン不良がなくなった。
不発明実〃山則の重要な点は、装置の高密度化、高性ｈ
ε化に対して最近要求されている配−パターンのファイ
ン化をそこなわない儂に、保護虜子金ボンディノグパッ
ド１′にすぐそばに置き、大力量−が保ｔ１４子ｌに入
力した後は、要求される細い配−幅にしである点である
。
ε化に対して最近要求されている配−パターンのファイ
ン化をそこなわない儂に、保護虜子金ボンディノグパッ
ド１′にすぐそばに置き、大力量−が保ｔ１４子ｌに入
力した後は、要求される細い配−幅にしである点である
。
以上、本発明について、実施例を用いて説明し友ように
本発明の構成を用いれば、装置の集積度、性能をそこな
わないで、静電気に対して１傷い品質′ｔ″Ｍする半導
体Ａ１が得られる。
本発明の構成を用いれば、装置の集積度、性能をそこな
わないで、静電気に対して１傷い品質′ｔ″Ｍする半導
体Ａ１が得られる。
講１図は、従来の静電破壊保ｉｄｉ素子を有する装置の
平面図１．ｇ２１．、Ｊは、本発明の好ましい実Ｎ例を
示す平面図である。 なお１，４において、ｌ・・・・・・入力４子用ボンデ
イングバノド、２・・・・・・静電破壊保護素子、３，
４．６・・・・・・内部配線、５・・・・・・１源端子
用ポンデイングパツド、７・・・・・・チップエッヂ、
８・・・・・・内Ｓ回路領域、でめる。 第 ／ 閉 ｖ）２閏
平面図１．ｇ２１．、Ｊは、本発明の好ましい実Ｎ例を
示す平面図である。 なお１，４において、ｌ・・・・・・入力４子用ボンデ
イングバノド、２・・・・・・静電破壊保護素子、３，
４．６・・・・・・内部配線、５・・・・・・１源端子
用ポンデイングパツド、７・・・・・・チップエッヂ、
８・・・・・・内Ｓ回路領域、でめる。 第 ／ 閉 ｖ）２閏
Claims (2)
- （１） 複数の入出力端子金有し、該入出力端子の少
なくとも１つに装置の静電破壊を防止する為の保護素子
を備え九半導体装置に於て、ボンディング領域と入出力
用素子とを結ぶ差域配線のう−ち該ボンディング領域と
該保護素子間に設けられた該謔Ｊ４配ｄ巾が曲の保、ｄ
ｌ［素子を備えない入出力端子金より太いことｔ−特徴
とする牛導体装置。 - （２）ボンディング領域と保ｉ！素子とを結ぶ左翼配置
ｄの巾が、１２μｍ以上でおることｅ４徴とする特許請
求の範囲第１１１項記載の牛導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18477981A JPS5886756A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18477981A JPS5886756A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5886756A true JPS5886756A (ja) | 1983-05-24 |
| JPS6224950B2 JPS6224950B2 (ja) | 1987-05-30 |
Family
ID=16159152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18477981A Granted JPS5886756A (ja) | 1981-11-18 | 1981-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886756A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373564A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体装置 |
| JP2002170929A (ja) * | 2000-11-29 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
| JP2010135391A (ja) * | 2008-12-02 | 2010-06-17 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
| US7907434B2 (en) | 2000-11-29 | 2011-03-15 | Fujitsu Semiconductor Limited | Semiconductor apparatus having a large-size bus connection |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01210048A (ja) * | 1988-02-18 | 1989-08-23 | Matsushita Electric Ind Co Ltd | 集麈電極 |
-
1981
- 1981-11-18 JP JP18477981A patent/JPS5886756A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373564A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体装置 |
| JP2002170929A (ja) * | 2000-11-29 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
| US7907434B2 (en) | 2000-11-29 | 2011-03-15 | Fujitsu Semiconductor Limited | Semiconductor apparatus having a large-size bus connection |
| JP2010135391A (ja) * | 2008-12-02 | 2010-06-17 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6224950B2 (ja) | 1987-05-30 |
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