JP2000058762A - 回路装置、その製造方法 - Google Patents
回路装置、その製造方法Info
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Abstract
(57)【要約】
【課題】 サージ電流の流入による回路破壊を防止する
ため、半導体回路と接続端子との配線に抵抗素子を挿入
した構造で、抵抗素子と回路基板との間隙の絶縁膜が高
圧の電位差により破壊されることを確実に防止する。 【解決手段】 絶縁膜２０５を介して抵抗素子２１１と
拡散層２１２とが対向する構造で、抵抗素子２１１と接
続端子２０７とを接続する第二配線２０９を拡散層２１
２に第三配線２１０で接続することで、接続端子２０７
から抵抗素子２１１の一端に流入する高電圧のサージ電
流を拡散層２１２の一端にも同時に流入させ、拡散層２
１２と抵抗素子２１１とに高圧の電位差を発生させな
い。
ため、半導体回路と接続端子との配線に抵抗素子を挿入
した構造で、抵抗素子と回路基板との間隙の絶縁膜が高
圧の電位差により破壊されることを確実に防止する。 【解決手段】 絶縁膜２０５を介して抵抗素子２１１と
拡散層２１２とが対向する構造で、抵抗素子２１１と接
続端子２０７とを接続する第二配線２０９を拡散層２１
２に第三配線２１０で接続することで、接続端子２０７
から抵抗素子２１１の一端に流入する高電圧のサージ電
流を拡散層２１２の一端にも同時に流入させ、拡散層２
１２と抵抗素子２１１とに高圧の電位差を発生させな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングトラ
ンジスタ等に利用される回路装置と、その製造方法とに
関する。
ンジスタ等に利用される回路装置と、その製造方法とに
関する。
【０００２】
【従来の技術】現在、一個の独立したチップ部品として
形成された回路装置が各種の電子機器に利用されてい
る。このような回路装置は、一般的に一個の回路基板に
多数の微細な半導体回路が集積されて形成されており、
ＩＣ(Integrated Circuit)やＬＳＩ(Large Scale Integ
ration)などと呼称されている。
形成された回路装置が各種の電子機器に利用されてい
る。このような回路装置は、一般的に一個の回路基板に
多数の微細な半導体回路が集積されて形成されており、
ＩＣ(Integrated Circuit)やＬＳＩ(Large Scale Integ
ration)などと呼称されている。
【０００３】チップ部品として形成された回路装置で
は、電子機器の各部に接続される多数のリードピンが樹
脂パッケージから突出しており、半導体回路が集積され
た回路基板は樹脂パッケージに封入されている。回路基
板には半導体回路とともに金属配線や接続端子も薄膜技
術で形成されており、半導体回路に金属配線で接続端子
が接続されている。
は、電子機器の各部に接続される多数のリードピンが樹
脂パッケージから突出しており、半導体回路が集積され
た回路基板は樹脂パッケージに封入されている。回路基
板には半導体回路とともに金属配線や接続端子も薄膜技
術で形成されており、半導体回路に金属配線で接続端子
が接続されている。
【０００４】そして、この回路基板の多数の接続端子が
多数のリードピンにボンディングワイヤで結線されてい
るので、樹脂パッケージに封入された半導体回路にリー
ドピンからアクセスすることができる。しかし、このよ
うに回路装置から外部に露出したリードピンには静電気
等の高電圧が作用することがあり、この高電圧が半導体
回路まで到達すると破壊が発生することになる。
多数のリードピンにボンディングワイヤで結線されてい
るので、樹脂パッケージに封入された半導体回路にリー
ドピンからアクセスすることができる。しかし、このよ
うに回路装置から外部に露出したリードピンには静電気
等の高電圧が作用することがあり、この高電圧が半導体
回路まで到達すると破壊が発生することになる。
【０００５】これを防止するため、現在の回路装置で
は、回路基板の多数の接続端子ごとに抵抗素子を形成
し、この抵抗素子を接続端子と半導体回路との接続に介
在させている。このように半導体回路と接続端子との接
続に抵抗素子が介在すると、接続端子から侵入するサー
ジ電流を抵抗素子で平滑化することができるので半導体
回路の破壊を防止することができる。
は、回路基板の多数の接続端子ごとに抵抗素子を形成
し、この抵抗素子を接続端子と半導体回路との接続に介
在させている。このように半導体回路と接続端子との接
続に抵抗素子が介在すると、接続端子から侵入するサー
ジ電流を抵抗素子で平滑化することができるので半導体
回路の破壊を防止することができる。
【０００６】なお、回路装置がＭＯＳ(Metal Oxide Sem
iconductor)構造で形成されている場合、回路基板の表
面上には半導体回路を分離するフィールド酸化膜が形成
されるので、このフィールド酸化膜の表面上に上述の抵
抗素子も形成されることになる。
iconductor)構造で形成されている場合、回路基板の表
面上には半導体回路を分離するフィールド酸化膜が形成
されるので、このフィールド酸化膜の表面上に上述の抵
抗素子も形成されることになる。
【０００７】このような構造では回路基板は接地される
などして基準電圧に維持されるので、抵抗素子に高電圧
が作用すると回路基板との間隙に位置するフィールド酸
化膜が電位差により破壊されることになる。この課題の
防止を目的とした回路装置が、特開平６−１５１７１６
号公報に開示されている。
などして基準電圧に維持されるので、抵抗素子に高電圧
が作用すると回路基板との間隙に位置するフィールド酸
化膜が電位差により破壊されることになる。この課題の
防止を目的とした回路装置が、特開平６−１５１７１６
号公報に開示されている。
【０００８】そこで、上記公報に開示された回路装置を
一従来例として図７を参照して以下に説明する。なお、
同図は回路装置の要部を示す縦断側面図である。
一従来例として図７を参照して以下に説明する。なお、
同図は回路装置の要部を示す縦断側面図である。
【０００９】この回路装置１００は、第一導電型の回路
基板としてｐ型基板１０１を具備しており、このｐ型基
板１０１が接地されている。このｐ型基板１０１の表面
上には各種の半導体回路（図示せず）が形成されてお
り、この半導体回路を周囲から分離する絶縁膜としてフ
ィールド酸化膜１０２がｐ型基板１０１の表面上に形成
されている。
基板としてｐ型基板１０１を具備しており、このｐ型基
板１０１が接地されている。このｐ型基板１０１の表面
上には各種の半導体回路（図示せず）が形成されてお
り、この半導体回路を周囲から分離する絶縁膜としてフ
ィールド酸化膜１０２がｐ型基板１０１の表面上に形成
されている。
【００１０】このフィールド酸化膜１０２の表面上で半
導体回路とは離反した位置には接続端子１０３が形成さ
れており、フィールド酸化膜１０２の表面上には、抵抗
素子であるポリシリコン製の抵抗膜１０４や、保護素子
であるＭＯＳＦＥＴ(MOS Field Effect Transistor)１
０５が形成されている。上述の抵抗膜１０４とＭＯＳＦ
ＥＴ１０５とで保護回路が形成されており、接続端子１
０３と半導体回路とは、保護回路を形成する抵抗膜１０
４とＭＯＳＦＥＴ１０５とを順番に介して接続されてい
る。
導体回路とは離反した位置には接続端子１０３が形成さ
れており、フィールド酸化膜１０２の表面上には、抵抗
素子であるポリシリコン製の抵抗膜１０４や、保護素子
であるＭＯＳＦＥＴ(MOS Field Effect Transistor)１
０５が形成されている。上述の抵抗膜１０４とＭＯＳＦ
ＥＴ１０５とで保護回路が形成されており、接続端子１
０３と半導体回路とは、保護回路を形成する抵抗膜１０
４とＭＯＳＦＥＴ１０５とを順番に介して接続されてい
る。
【００１１】ただし、ｐ型基板１０１の表面下で抵抗膜
１０４にフィールド酸化膜１０２を介して対向する位置
には、第二導電型の拡散層としてｎウェル１０６が形成
されており、このｎウェル１０６に抵抗膜１０４がフィ
ールド酸化膜１０２のスルーホールを介して接続されて
いる。
１０４にフィールド酸化膜１０２を介して対向する位置
には、第二導電型の拡散層としてｎウェル１０６が形成
されており、このｎウェル１０６に抵抗膜１０４がフィ
ールド酸化膜１０２のスルーホールを介して接続されて
いる。
【００１２】上述のような構造の回路装置１００では、
実際にはｐ型基板１０１が樹脂パッケージの内部に封入
されており、多数の接続端子１０３が多数のリードピン
にボンディングワイヤで個々に結線されているので（図
示せず）、半導体回路は接続端子１０３から電気信号を
入出力することができる。
実際にはｐ型基板１０１が樹脂パッケージの内部に封入
されており、多数の接続端子１０３が多数のリードピン
にボンディングワイヤで個々に結線されているので（図
示せず）、半導体回路は接続端子１０３から電気信号を
入出力することができる。
【００１３】このとき、外部で静電気が発生して接続端
子１０３に高電圧のサージ電流が流入しても、これが抵
抗膜１０４で平滑化されるので半導体回路の破壊が防止
される。さらに、抵抗膜１０４にフィールド酸化膜１０
２を介して対向するｎウェル１０６が接続されているの
で、抵抗膜１０４に高電圧が作用してもフィールド酸化
膜１０２が破壊されない。
子１０３に高電圧のサージ電流が流入しても、これが抵
抗膜１０４で平滑化されるので半導体回路の破壊が防止
される。さらに、抵抗膜１０４にフィールド酸化膜１０
２を介して対向するｎウェル１０６が接続されているの
で、抵抗膜１０４に高電圧が作用してもフィールド酸化
膜１０２が破壊されない。
【００１４】つまり、上述の回路装置１００では、ｐ型
基板１０１は接地されているが、抵抗膜１０４に作用す
る高電圧はｎウェル１０６にも同様に作用するため、こ
のｎウェル１０６と抵抗膜１０４との間隙に位置するフ
ィールド酸化膜１０２に高圧の電位差が作用しない。さ
らに、接続端子１０３に高電圧のサージ電流が印加され
ると、このサージ電流はダイオード接続されたＭＯＳＦ
ＥＴ１０５からｐ型基板１０１に流出する。
基板１０１は接地されているが、抵抗膜１０４に作用す
る高電圧はｎウェル１０６にも同様に作用するため、こ
のｎウェル１０６と抵抗膜１０４との間隙に位置するフ
ィールド酸化膜１０２に高圧の電位差が作用しない。さ
らに、接続端子１０３に高電圧のサージ電流が印加され
ると、このサージ電流はダイオード接続されたＭＯＳＦ
ＥＴ１０５からｐ型基板１０１に流出する。
【００１５】なお、近年の回路装置および電子機器は各
部の電気抵抗が低減されており、使用する電気信号の周
波数は上昇している。このため、上述のような回路装置
の抵抗素子の主目的は、半導体回路の保護からインピー
ダンスのマッチングに移行する傾向にあり、その抵抗値
も年々低減されている。
部の電気抵抗が低減されており、使用する電気信号の周
波数は上昇している。このため、上述のような回路装置
の抵抗素子の主目的は、半導体回路の保護からインピー
ダンスのマッチングに移行する傾向にあり、その抵抗値
も年々低減されている。
【００１６】
【発明が解決しようとする課題】上述のような回路装置
１００は、高電圧のサージ電流の流入による半導体回路
の破壊を抵抗膜１０４で防止することができ、この抵抗
膜１０４に作用する高電圧によるフィールド酸化膜１０
２の破壊もｎウェル１０６により防止することができ
る。
１００は、高電圧のサージ電流の流入による半導体回路
の破壊を抵抗膜１０４で防止することができ、この抵抗
膜１０４に作用する高電圧によるフィールド酸化膜１０
２の破壊もｎウェル１０６により防止することができ
る。
【００１７】しかし、上記公報に開示された回路装置１
００の場合、その構造が最適化されていないので、フィ
ールド酸化膜１０２の保護が充分でない。つまり、抵抗
膜１０４とｎウェル１０６とが略中央の位置で接続され
ているが、サージ電流は接続端子１０３から抵抗膜１０
４の一端に流入する。
００の場合、その構造が最適化されていないので、フィ
ールド酸化膜１０２の保護が充分でない。つまり、抵抗
膜１０４とｎウェル１０６とが略中央の位置で接続され
ているが、サージ電流は接続端子１０３から抵抗膜１０
４の一端に流入する。
【００１８】このため、抵抗膜１０４の一端に高電圧の
サージ電流が流入した時点ではｎウェル１０６の電位が
充分に上昇していないので、抵抗膜１０４の一端とｎウ
ェル１０６とに瞬間的に高圧の電位差が発生してフィー
ルド酸化膜１０２が破壊されることがある。
サージ電流が流入した時点ではｎウェル１０６の電位が
充分に上昇していないので、抵抗膜１０４の一端とｎウ
ェル１０６とに瞬間的に高圧の電位差が発生してフィー
ルド酸化膜１０２が破壊されることがある。
【００１９】また、上記公報に開示された回路装置１０
０の場合、接続端子１０３に入力される信号の周波数が
上昇すると、低抵抗値の抵抗膜１０４を介して半導体回
路の入力容量（図示せず）に通電される単位時間あたり
の電流量が増大する。これに付随して抵抗膜１０４の単
位時間あたりの発熱量が増加するが、この抵抗膜１０４
の発熱はｐ型基板１０１から放熱されることになる。
０の場合、接続端子１０３に入力される信号の周波数が
上昇すると、低抵抗値の抵抗膜１０４を介して半導体回
路の入力容量（図示せず）に通電される単位時間あたり
の電流量が増大する。これに付随して抵抗膜１０４の単
位時間あたりの発熱量が増加するが、この抵抗膜１０４
の発熱はｐ型基板１０１から放熱されることになる。
【００２０】しかし、半導体回路を分離するフィールド
酸化膜１０２で抵抗膜１０４とｎウェル１０６とが分離
されているので、抵抗膜１０４とｐ型基板１０１との間
隙に分厚い絶縁膜が位置していることになり、抵抗膜１
０４の発熱をｐ型基板１０１から良好に放熱することが
困難である。
酸化膜１０２で抵抗膜１０４とｎウェル１０６とが分離
されているので、抵抗膜１０４とｐ型基板１０１との間
隙に分厚い絶縁膜が位置していることになり、抵抗膜１
０４の発熱をｐ型基板１０１から良好に放熱することが
困難である。
【００２１】本発明は上述のような課題に鑑みてなされ
たものであり、半導体回路や絶縁膜の破壊を防止するこ
とができる回路装置や、抵抗素子の発熱を良好に放熱す
ることができる回路装置、その製造方法を提供すること
を目的とする。
たものであり、半導体回路や絶縁膜の破壊を防止するこ
とができる回路装置や、抵抗素子の発熱を良好に放熱す
ることができる回路装置、その製造方法を提供すること
を目的とする。
【００２２】
【課題を解決するための手段】本発明の一の回路装置
は、第一導電型の回路基板と、該回路基板の表面上に形
成された半導体回路と、該半導体回路を周囲から分離す
るように前記回路基板の表面上に形成された絶縁膜と、
該絶縁膜の表面上で前記半導体回路とは離反した位置に
形成された接続端子と、該接続端子と前記半導体回路と
の中間の位置で前記絶縁膜の表面上に形成された抵抗素
子と、前記絶縁膜の表面上に形成されて前記抵抗素子の
一端と前記半導体回路とを接続した第一配線と、前記絶
縁膜の表面上に形成されて前記抵抗素子の他端と前記接
続端子とを接続した第二配線と、前記絶縁膜を介して前
記抵抗素子に対向する前記回路基板の表面下に形成され
た第二導電型の拡散層と、該拡散層と前記第二配線とを
接続した第三配線と、を具備している。
は、第一導電型の回路基板と、該回路基板の表面上に形
成された半導体回路と、該半導体回路を周囲から分離す
るように前記回路基板の表面上に形成された絶縁膜と、
該絶縁膜の表面上で前記半導体回路とは離反した位置に
形成された接続端子と、該接続端子と前記半導体回路と
の中間の位置で前記絶縁膜の表面上に形成された抵抗素
子と、前記絶縁膜の表面上に形成されて前記抵抗素子の
一端と前記半導体回路とを接続した第一配線と、前記絶
縁膜の表面上に形成されて前記抵抗素子の他端と前記接
続端子とを接続した第二配線と、前記絶縁膜を介して前
記抵抗素子に対向する前記回路基板の表面下に形成され
た第二導電型の拡散層と、該拡散層と前記第二配線とを
接続した第三配線と、を具備している。
【００２３】従って、本発明の回路装置では、半導体回
路と接続端子とが接続されているので、半導体回路が接
続端子を介して外部と電気信号を入出力することができ
る。しかし、半導体回路と接続端子とは抵抗素子を介し
て接続されているので、外部から接続端子に高電圧のサ
ージ電流が流入することがあっても半導体回路が破壊さ
れない。第一導電型の回路基板に形成された第二導電型
の拡散層が絶縁膜を介して抵抗素子に対向されており、
この抵抗素子と拡散層とが接続されているので、抵抗素
子に高電圧が作用しても絶縁膜が高圧の電位差により破
壊されることがない。特に、抵抗素子と接続端子とを接
続する第二配線が拡散層に第三配線で接続されているの
で、接続端子から抵抗素子の一端に高電圧のサージ電流
が流入するとき、このサージ電流が同時に拡散層の一端
にも流入することになる。このため、接続端子から流入
する高電圧のサージ電流のために、拡散層と抵抗素子と
に高圧の電位差が発生することが確実に防止されてい
る。また、第一導電型の回路基板と第二導電型の拡散層
との部分が寄生ダイオードとして機能するため、第二配
線に通電される通常の電圧の電流は回路基板に流出され
ないが、第二配線に通電される異常な高電圧の電流は寄
生ダイオードのブレークダウンにより回路基板に流出さ
れる。
路と接続端子とが接続されているので、半導体回路が接
続端子を介して外部と電気信号を入出力することができ
る。しかし、半導体回路と接続端子とは抵抗素子を介し
て接続されているので、外部から接続端子に高電圧のサ
ージ電流が流入することがあっても半導体回路が破壊さ
れない。第一導電型の回路基板に形成された第二導電型
の拡散層が絶縁膜を介して抵抗素子に対向されており、
この抵抗素子と拡散層とが接続されているので、抵抗素
子に高電圧が作用しても絶縁膜が高圧の電位差により破
壊されることがない。特に、抵抗素子と接続端子とを接
続する第二配線が拡散層に第三配線で接続されているの
で、接続端子から抵抗素子の一端に高電圧のサージ電流
が流入するとき、このサージ電流が同時に拡散層の一端
にも流入することになる。このため、接続端子から流入
する高電圧のサージ電流のために、拡散層と抵抗素子と
に高圧の電位差が発生することが確実に防止されてい
る。また、第一導電型の回路基板と第二導電型の拡散層
との部分が寄生ダイオードとして機能するため、第二配
線に通電される通常の電圧の電流は回路基板に流出され
ないが、第二配線に通電される異常な高電圧の電流は寄
生ダイオードのブレークダウンにより回路基板に流出さ
れる。
【００２４】なお、本発明で言う第一導電型とは、いわ
ゆるｐ型とｎ型との一方を意味しており、第二導電型と
は他方を意味している。また、本発明で言う表面上と
は、その部材の表面より上方に位置することを意味して
おり、その部材の表面に直接に積層されていることを限
定するものではない。
ゆるｐ型とｎ型との一方を意味しており、第二導電型と
は他方を意味している。また、本発明で言う表面上と
は、その部材の表面より上方に位置することを意味して
おり、その部材の表面に直接に積層されていることを限
定するものではない。
【００２５】上述のような回路装置において、前記絶縁
膜が、フィールド酸化膜と、該フィールド酸化膜より膜
厚が薄い絶縁薄膜と、からなり、前記拡散層と前記抵抗
素子との間隙の少なくとも一部には前記絶縁薄膜のみが
位置して前記フィールド酸化膜は位置しないことも可能
である。
膜が、フィールド酸化膜と、該フィールド酸化膜より膜
厚が薄い絶縁薄膜と、からなり、前記拡散層と前記抵抗
素子との間隙の少なくとも一部には前記絶縁薄膜のみが
位置して前記フィールド酸化膜は位置しないことも可能
である。
【００２６】この場合、絶縁膜の一部であるフィールド
酸化膜により半導体回路が周囲から分離され、絶縁膜の
一部である絶縁薄膜により拡散層と抵抗素子とが絶縁さ
れる。半導体回路と接続端子との通電により抵抗素子は
発熱するが、この抵抗素子と回路基板との間隙には絶縁
薄膜しか存在しないので、抵抗素子の発熱が回路基板に
良好に伝導される。
酸化膜により半導体回路が周囲から分離され、絶縁膜の
一部である絶縁薄膜により拡散層と抵抗素子とが絶縁さ
れる。半導体回路と接続端子との通電により抵抗素子は
発熱するが、この抵抗素子と回路基板との間隙には絶縁
薄膜しか存在しないので、抵抗素子の発熱が回路基板に
良好に伝導される。
【００２７】上述のような回路装置において、前記絶縁
薄膜の膜厚が前記フィールド酸化膜の“1／2〜1／100”
程度であることも可能である。この場合、絶縁膜の抵抗
値は膜厚に略比例するので、絶縁薄膜の膜厚がフィール
ド酸化膜の“1／100”以上ならば、拡散層と抵抗素子と
は良好に絶縁される。層膜は伝導する熱量が膜厚に略反
比例するので、絶縁薄膜の組成がフィールド酸化膜と同
一とすると、絶縁薄膜の膜厚がフィールド酸化膜の“1
／2”以下ならば、絶縁薄膜が伝導する熱量はフィール
ド酸化膜の数倍となる。
薄膜の膜厚が前記フィールド酸化膜の“1／2〜1／100”
程度であることも可能である。この場合、絶縁膜の抵抗
値は膜厚に略比例するので、絶縁薄膜の膜厚がフィール
ド酸化膜の“1／100”以上ならば、拡散層と抵抗素子と
は良好に絶縁される。層膜は伝導する熱量が膜厚に略反
比例するので、絶縁薄膜の組成がフィールド酸化膜と同
一とすると、絶縁薄膜の膜厚がフィールド酸化膜の“1
／2”以下ならば、絶縁薄膜が伝導する熱量はフィール
ド酸化膜の数倍となる。
【００２８】本発明の他の回路装置は、回路基板と、該
回路基板の表面上に形成された第一絶縁膜と、該第一絶
縁膜の表面上に形成された半導体回路と、該半導体回路
を周囲から分離するように前記第一絶縁膜の表面上に形
成された第二絶縁膜と、該第二絶縁膜の表面上で前記半
導体回路とは離反した位置に形成された接続端子と、該
接続端子と前記半導体回路との中間の位置で前記第二絶
縁膜の内部に形成された所定導電型の拡散層と、前記第
二絶縁膜の表面上の少なくとも前記拡散層上の位置に形
成された第三絶縁膜と、該第三絶縁膜の表面上の少なく
とも前記拡散層上の位置に形成された抵抗素子と、前記
第二絶縁膜の表面上に形成されて前記抵抗素子の一端と
前記半導体回路とを接続した第一配線と、前記第二絶縁
膜の表面上に形成されて前記抵抗素子の他端と前記接続
端子とを接続した第二配線と、該第二配線と前記拡散層
とを接続した第三配線と、を具備している。
回路基板の表面上に形成された第一絶縁膜と、該第一絶
縁膜の表面上に形成された半導体回路と、該半導体回路
を周囲から分離するように前記第一絶縁膜の表面上に形
成された第二絶縁膜と、該第二絶縁膜の表面上で前記半
導体回路とは離反した位置に形成された接続端子と、該
接続端子と前記半導体回路との中間の位置で前記第二絶
縁膜の内部に形成された所定導電型の拡散層と、前記第
二絶縁膜の表面上の少なくとも前記拡散層上の位置に形
成された第三絶縁膜と、該第三絶縁膜の表面上の少なく
とも前記拡散層上の位置に形成された抵抗素子と、前記
第二絶縁膜の表面上に形成されて前記抵抗素子の一端と
前記半導体回路とを接続した第一配線と、前記第二絶縁
膜の表面上に形成されて前記抵抗素子の他端と前記接続
端子とを接続した第二配線と、該第二配線と前記拡散層
とを接続した第三配線と、を具備している。
【００２９】従って、本発明の回路装置では、半導体回
路と接続端子とが接続されているので、半導体回路が接
続端子を介して外部と電気信号を入出力することができ
る。しかし、半導体回路と接続端子とは抵抗素子を介し
て接続されているので、外部から接続端子に高電圧のサ
ージ電流が流入することがあっても半導体回路が破壊さ
れない。第二絶縁膜に形成された拡散層が第三絶縁膜を
介して抵抗素子に対向されており、この抵抗素子と拡散
層とが接続されているので、抵抗素子に高電圧が作用し
ても絶縁膜が高圧の電位差により破壊されることがな
い。特に、抵抗素子と接続端子とを接続する第二配線が
拡散層に第三配線で接続されているので、接続端子から
抵抗素子の一端に高電圧のサージ電流が流入するとき、
このサージ電流が同時に拡散層の一端にも流入すること
になる。このため、接続端子から流入する高電圧のサー
ジ電流のために、拡散層と抵抗素子とに高圧の電位差が
発生することが確実に防止されている。
路と接続端子とが接続されているので、半導体回路が接
続端子を介して外部と電気信号を入出力することができ
る。しかし、半導体回路と接続端子とは抵抗素子を介し
て接続されているので、外部から接続端子に高電圧のサ
ージ電流が流入することがあっても半導体回路が破壊さ
れない。第二絶縁膜に形成された拡散層が第三絶縁膜を
介して抵抗素子に対向されており、この抵抗素子と拡散
層とが接続されているので、抵抗素子に高電圧が作用し
ても絶縁膜が高圧の電位差により破壊されることがな
い。特に、抵抗素子と接続端子とを接続する第二配線が
拡散層に第三配線で接続されているので、接続端子から
抵抗素子の一端に高電圧のサージ電流が流入するとき、
このサージ電流が同時に拡散層の一端にも流入すること
になる。このため、接続端子から流入する高電圧のサー
ジ電流のために、拡散層と抵抗素子とに高圧の電位差が
発生することが確実に防止されている。
【００３０】上述のような回路装置において、前記第三
絶縁膜の膜厚が前記第二絶縁膜の“1／2〜1／100”程度
であることも可能である。この場合、絶縁膜の抵抗値は
膜厚に略比例するので、第三絶縁膜の膜厚が第二絶縁膜
の“1／100”以上ならば、拡散層と抵抗素子とは良好に
絶縁される。層膜は伝導する熱量が膜厚に反比例するの
で、第三絶縁膜の組成が第二絶縁膜と同一とすると、第
三絶縁膜の膜厚が第二絶縁膜の“1／2”以下ならば、第
三絶縁膜が伝導する熱量は第二絶縁膜の数倍となる。
絶縁膜の膜厚が前記第二絶縁膜の“1／2〜1／100”程度
であることも可能である。この場合、絶縁膜の抵抗値は
膜厚に略比例するので、第三絶縁膜の膜厚が第二絶縁膜
の“1／100”以上ならば、拡散層と抵抗素子とは良好に
絶縁される。層膜は伝導する熱量が膜厚に反比例するの
で、第三絶縁膜の組成が第二絶縁膜と同一とすると、第
三絶縁膜の膜厚が第二絶縁膜の“1／2”以下ならば、第
三絶縁膜が伝導する熱量は第二絶縁膜の数倍となる。
【００３１】本発明の回路装置の製造方法は、第一導電
型の回路基板の表面下に第二導電型の拡散層を形成する
とともに表面上に絶縁膜を形成し、前記回路基板の表面
の前記絶縁膜で周囲から分離された位置に半導体回路を
形成し、前記絶縁膜の表面上で前記半導体回路とは離反
した位置に接続端子を形成し、前記絶縁膜の表面上に抵
抗素子を形成して一端を前記半導体回路に第一配線で接
続するとともに他端を前記接続端子に第二配線で接続す
るようにした回路装置の製造方法であって、前記抵抗素
子と前記接続端子との中間の位置で前記絶縁膜にスルー
ホールを形成し、該スルーホールを介して前記第二配線
と前記拡散層とを第三配線で接続するようにした。
型の回路基板の表面下に第二導電型の拡散層を形成する
とともに表面上に絶縁膜を形成し、前記回路基板の表面
の前記絶縁膜で周囲から分離された位置に半導体回路を
形成し、前記絶縁膜の表面上で前記半導体回路とは離反
した位置に接続端子を形成し、前記絶縁膜の表面上に抵
抗素子を形成して一端を前記半導体回路に第一配線で接
続するとともに他端を前記接続端子に第二配線で接続す
るようにした回路装置の製造方法であって、前記抵抗素
子と前記接続端子との中間の位置で前記絶縁膜にスルー
ホールを形成し、該スルーホールを介して前記第二配線
と前記拡散層とを第三配線で接続するようにした。
【００３２】従って、本発明の方法により製造した回路
装置では、半導体回路と接続端子とが接続されているの
で、半導体回路が接続端子を介して外部と電気信号を入
出力することができる。しかし、半導体回路と接続端子
とは抵抗素子を介して接続されているので、外部から接
続端子に高電圧のサージ電流が流入することがあっても
半導体回路が破壊されない。第一導電型の回路基板に形
成された第二導電型の拡散層が絶縁膜を介して抵抗素子
に対向されており、この抵抗素子と拡散層とが接続され
ているので、抵抗素子に高電圧が作用しても絶縁膜が高
圧の電位差により破壊されることがない。特に、抵抗素
子と接続端子とを接続する第二配線が拡散層に第三配線
で接続されているので、接続端子から抵抗素子の一端に
高電圧のサージ電流が流入するとき、このサージ電流が
同時に拡散層の一端にも流入することになる。このた
め、接続端子から流入する高電圧のサージ電流のため
に、拡散層と抵抗素子とに高圧の電位差が発生すること
が確実に防止されている。また、第一導電型の回路基板
と第二導電型の拡散層との部分が寄生ダイオードとして
機能するため、第二配線に通電される通常の電圧の電流
は回路基板に流出されないが、第二配線に通電される異
常な高電圧の電流は寄生ダイオードのブレークダウンに
より回路基板に流出される。
装置では、半導体回路と接続端子とが接続されているの
で、半導体回路が接続端子を介して外部と電気信号を入
出力することができる。しかし、半導体回路と接続端子
とは抵抗素子を介して接続されているので、外部から接
続端子に高電圧のサージ電流が流入することがあっても
半導体回路が破壊されない。第一導電型の回路基板に形
成された第二導電型の拡散層が絶縁膜を介して抵抗素子
に対向されており、この抵抗素子と拡散層とが接続され
ているので、抵抗素子に高電圧が作用しても絶縁膜が高
圧の電位差により破壊されることがない。特に、抵抗素
子と接続端子とを接続する第二配線が拡散層に第三配線
で接続されているので、接続端子から抵抗素子の一端に
高電圧のサージ電流が流入するとき、このサージ電流が
同時に拡散層の一端にも流入することになる。このた
め、接続端子から流入する高電圧のサージ電流のため
に、拡散層と抵抗素子とに高圧の電位差が発生すること
が確実に防止されている。また、第一導電型の回路基板
と第二導電型の拡散層との部分が寄生ダイオードとして
機能するため、第二配線に通電される通常の電圧の電流
は回路基板に流出されないが、第二配線に通電される異
常な高電圧の電流は寄生ダイオードのブレークダウンに
より回路基板に流出される。
【００３３】上述のような回路装置の製造方法として、
前記絶縁膜としてフィールド酸化膜と絶縁薄膜とを別個
に形成し、前記拡散層と前記抵抗素子との間隙の少なく
とも一部には前記絶縁薄膜のみを位置させて前記フィー
ルド酸化膜を位置させないことも可能である。
前記絶縁膜としてフィールド酸化膜と絶縁薄膜とを別個
に形成し、前記拡散層と前記抵抗素子との間隙の少なく
とも一部には前記絶縁薄膜のみを位置させて前記フィー
ルド酸化膜を位置させないことも可能である。
【００３４】この方法により製造した回路装置では、絶
縁膜の一部であるフィールド酸化膜により半導体回路が
周囲から分離され、絶縁膜の一部である絶縁薄膜により
拡散層と抵抗素子とが絶縁される。半導体回路と接続端
子との通電により抵抗素子は発熱するが、この抵抗素子
と回路基板との間隙には絶縁薄膜しか存在しないので、
抵抗素子の発熱が回路基板に良好に伝導される。
縁膜の一部であるフィールド酸化膜により半導体回路が
周囲から分離され、絶縁膜の一部である絶縁薄膜により
拡散層と抵抗素子とが絶縁される。半導体回路と接続端
子との通電により抵抗素子は発熱するが、この抵抗素子
と回路基板との間隙には絶縁薄膜しか存在しないので、
抵抗素子の発熱が回路基板に良好に伝導される。
【００３５】本発明の他の回路装置の製造方法は、回路
基板の表面上に第一絶縁膜を形成し、該第一絶縁膜の表
面上に半導体回路を形成し、該半導体回路を周囲から分
離するように前記第一絶縁膜の表面上に第二絶縁膜を形
成し、該第二絶縁膜の表面上で前記半導体回路とは離反
した位置に接続端子を形成し、前記半導体回路と抵抗素
子の一端とを第一配線で接続し、前記抵抗素子の他端と
前記接続端子とを第二配線で接続するようにした回路装
置の製造方法であって、前記接続端子と前記半導体回路
との中間の位置で前記第二絶縁膜の内部に所定導電型の
拡散層を形成し、前記第二絶縁膜の表面上の少なくとも
前記拡散層上の位置に第三絶縁膜を形成し、前記抵抗素
子を前記第三絶縁膜の表面上の少なくとも前記拡散層上
に位置させ、前記抵抗素子と前記接続端子との中間の位
置で前記第三絶縁膜にスルーホールを形成し、該スルー
ホールを介して前記第二配線と前記拡散層とを第三配線
で接続するようにした。
基板の表面上に第一絶縁膜を形成し、該第一絶縁膜の表
面上に半導体回路を形成し、該半導体回路を周囲から分
離するように前記第一絶縁膜の表面上に第二絶縁膜を形
成し、該第二絶縁膜の表面上で前記半導体回路とは離反
した位置に接続端子を形成し、前記半導体回路と抵抗素
子の一端とを第一配線で接続し、前記抵抗素子の他端と
前記接続端子とを第二配線で接続するようにした回路装
置の製造方法であって、前記接続端子と前記半導体回路
との中間の位置で前記第二絶縁膜の内部に所定導電型の
拡散層を形成し、前記第二絶縁膜の表面上の少なくとも
前記拡散層上の位置に第三絶縁膜を形成し、前記抵抗素
子を前記第三絶縁膜の表面上の少なくとも前記拡散層上
に位置させ、前記抵抗素子と前記接続端子との中間の位
置で前記第三絶縁膜にスルーホールを形成し、該スルー
ホールを介して前記第二配線と前記拡散層とを第三配線
で接続するようにした。
【００３６】従って、本発明の方法により製造した回路
装置では、半導体回路と接続端子とが接続されているの
で、半導体回路が接続端子を介して外部と電気信号を入
出力することができる。しかし、半導体回路と接続端子
とは抵抗素子を介して接続されているので、外部から接
続端子に高電圧のサージ電流が流入することがあっても
半導体回路が破壊されない。第二絶縁膜に形成された拡
散層が第三絶縁膜を介して抵抗素子に対向されており、
この抵抗素子と拡散層とが接続されているので、抵抗素
子に高電圧が作用しても絶縁膜が高圧の電位差により破
壊されることがない。特に、抵抗素子と接続端子とを接
続する第二配線が拡散層に第三配線で接続されているの
で、接続端子から抵抗素子の一端に高電圧のサージ電流
が流入するとき、このサージ電流が同時に拡散層の一端
にも流入することになる。このため、接続端子から流入
する高電圧のサージ電流のために、拡散層と抵抗素子と
に高圧の電位差が発生することが確実に防止されてい
る。
装置では、半導体回路と接続端子とが接続されているの
で、半導体回路が接続端子を介して外部と電気信号を入
出力することができる。しかし、半導体回路と接続端子
とは抵抗素子を介して接続されているので、外部から接
続端子に高電圧のサージ電流が流入することがあっても
半導体回路が破壊されない。第二絶縁膜に形成された拡
散層が第三絶縁膜を介して抵抗素子に対向されており、
この抵抗素子と拡散層とが接続されているので、抵抗素
子に高電圧が作用しても絶縁膜が高圧の電位差により破
壊されることがない。特に、抵抗素子と接続端子とを接
続する第二配線が拡散層に第三配線で接続されているの
で、接続端子から抵抗素子の一端に高電圧のサージ電流
が流入するとき、このサージ電流が同時に拡散層の一端
にも流入することになる。このため、接続端子から流入
する高電圧のサージ電流のために、拡散層と抵抗素子と
に高圧の電位差が発生することが確実に防止されてい
る。
【００３７】
【発明の実施の形態】本発明の実施の第一の形態を図１
ないし図３を参照して以下に説明する。なお、本実施の
形態に関して前述した一従来例と同一の部分は、同一の
名称を使用して詳細な説明は省略する。図１(ａ)は本実
施の形態の回路装置の要部を示す模式的な平面図、同図
(ｂ)は同図(ａ)のＡ−Ａ断面図、図２は回路装置の等価
回路を示す回路図、図３は本実施の形態の回路装置の製
造方法を示す工程図、である。
ないし図３を参照して以下に説明する。なお、本実施の
形態に関して前述した一従来例と同一の部分は、同一の
名称を使用して詳細な説明は省略する。図１(ａ)は本実
施の形態の回路装置の要部を示す模式的な平面図、同図
(ｂ)は同図(ａ)のＡ−Ａ断面図、図２は回路装置の等価
回路を示す回路図、図３は本実施の形態の回路装置の製
造方法を示す工程図、である。
【００３８】本実施の形態の回路装置２００は、第一導
電型の回路基板としてｐ型基板２０１を具備しており、
図３(ｄ)に示すように、このｐ型基板２０１の表面上に
半導体回路としてＭＯＳＦＥＴ２０２が形成されてい
る。ｐ型基板２０１の表面上には絶縁膜２０３が形成さ
れているが、この絶縁膜２０３はフィールド酸化膜２０
４と絶縁薄膜２０５との二層からなる。
電型の回路基板としてｐ型基板２０１を具備しており、
図３(ｄ)に示すように、このｐ型基板２０１の表面上に
半導体回路としてＭＯＳＦＥＴ２０２が形成されてい
る。ｐ型基板２０１の表面上には絶縁膜２０３が形成さ
れているが、この絶縁膜２０３はフィールド酸化膜２０
４と絶縁薄膜２０５との二層からなる。
【００３９】この絶縁薄膜２０５もフィールド酸化膜２
０４と同一組成の酸化膜からなるが、ここでは絶縁薄膜
２０５の膜厚はフィールド酸化膜２０４の五分の一であ
る。フィールド酸化膜２０４はＭＯＳＦＥＴ２０２を周
囲から分離するようにｐ型基板２０１の表面上に積層さ
れており、絶縁薄膜２０５はフィールド酸化膜２０４の
表面上に略一様に積層されている。
０４と同一組成の酸化膜からなるが、ここでは絶縁薄膜
２０５の膜厚はフィールド酸化膜２０４の五分の一であ
る。フィールド酸化膜２０４はＭＯＳＦＥＴ２０２を周
囲から分離するようにｐ型基板２０１の表面上に積層さ
れており、絶縁薄膜２０５はフィールド酸化膜２０４の
表面上に略一様に積層されている。
【００４０】絶縁薄膜２０５の表面上には層間膜２０６
が略一様に積層されており、この層間膜２０６の表面上
には金属膜が積層されている。この金属膜が所定形状に
形成されていることにより、接続端子２０７や各種配線
２０８〜２１０が形成されている。
が略一様に積層されており、この層間膜２０６の表面上
には金属膜が積層されている。この金属膜が所定形状に
形成されていることにより、接続端子２０７や各種配線
２０８〜２１０が形成されている。
【００４１】つまり、ＭＯＳＦＥＴ２０２には第一配線
２０８が接続されており、ＭＯＳＦＥＴ２０２とは離反
した位置に接続端子２０７が形成されている。この接続
端子２０７には第二配線２０９が一体に接続されてお
り、この第二配線２０９と第一配線２０８とが抵抗素子
２１１の両端に個々に接続されている。
２０８が接続されており、ＭＯＳＦＥＴ２０２とは離反
した位置に接続端子２０７が形成されている。この接続
端子２０７には第二配線２０９が一体に接続されてお
り、この第二配線２０９と第一配線２０８とが抵抗素子
２１１の両端に個々に接続されている。
【００４２】また、図２に等価回路として示すように、
第一配線２０８には保護素子として一対のダイオード２
１７，２１８が接続されており、一方のダイオード２１
７が電源（図示せず）に接続されるとともに他方のダイ
オード２１８がｐ型基板２０１により接地されている。
第一配線２０８には保護素子として一対のダイオード２
１７，２１８が接続されており、一方のダイオード２１
７が電源（図示せず）に接続されるとともに他方のダイ
オード２１８がｐ型基板２０１により接地されている。
【００４３】抵抗素子２１１は、ポリシリコン製の矩形
の薄膜からなり、図１に示すように、接続端子２０７と
ＭＯＳＦＥＴ２０２との中間の位置で絶縁薄膜２０５の
表面上に積層されている。抵抗素子２１１より下方には
絶縁用の各膜２０４，２０５が位置しており、これら各
膜２０４，２０５を介して抵抗素子２１１と対向する位
置では、ｐ型基板２０１の表面下に第二導電型の拡散層
としてｎ型ウェル２１２が形成されている。
の薄膜からなり、図１に示すように、接続端子２０７と
ＭＯＳＦＥＴ２０２との中間の位置で絶縁薄膜２０５の
表面上に積層されている。抵抗素子２１１より下方には
絶縁用の各膜２０４，２０５が位置しており、これら各
膜２０４，２０５を介して抵抗素子２１１と対向する位
置では、ｐ型基板２０１の表面下に第二導電型の拡散層
としてｎ型ウェル２１２が形成されている。
【００４４】このｎ型ウェル２１２とｐ型基板２０１と
の部分が寄生ダイオードとして機能するので、図２に示
すように、この寄生ダイオードや抵抗素子２０９やダイ
オード２１７，２１８等により、接続端子２０７に流入
する異常電圧からＭＯＳＦＥＴ２０２等の半導体回路を
保護する保護回路２１９が形成されている。
の部分が寄生ダイオードとして機能するので、図２に示
すように、この寄生ダイオードや抵抗素子２０９やダイ
オード２１７，２１８等により、接続端子２０７に流入
する異常電圧からＭＯＳＦＥＴ２０２等の半導体回路を
保護する保護回路２１９が形成されている。
【００４５】ｎ型ウェル２１２は、図１に示すように、
実際には抵抗素子２１１の両端より外側まで形成されて
おり、その一端に第三配線２１０が接続されている。よ
り詳細には、第三配線２１０の位置では各膜２０４〜２
０６に所定形状のスルーホール２１３が形成されるとと
もにｎ型ウェル２１２にｎ+領域２１４が形成されてお
り、第三配線２１０はスルーホール２１３を介してｎ+
領域２１４に接続されている。
実際には抵抗素子２１１の両端より外側まで形成されて
おり、その一端に第三配線２１０が接続されている。よ
り詳細には、第三配線２１０の位置では各膜２０４〜２
０６に所定形状のスルーホール２１３が形成されるとと
もにｎ型ウェル２１２にｎ+領域２１４が形成されてお
り、第三配線２１０はスルーホール２１３を介してｎ+
領域２１４に接続されている。
【００４６】なお、抵抗素子２１１の中央部分に対向す
る位置では、フィールド酸化膜２０４が排除されて絶縁
薄膜２０５のみが位置しており、この位置にもｎ型ウェ
ル２１２にｎ+領域２１５が形成されている。また、回
路装置２００の表面の略全域はパッシベーション膜２１
６で被覆されており、このパッシベーション膜２１６が
部分的に排除されることで接続端子２０７が露出してい
る。
る位置では、フィールド酸化膜２０４が排除されて絶縁
薄膜２０５のみが位置しており、この位置にもｎ型ウェ
ル２１２にｎ+領域２１５が形成されている。また、回
路装置２００の表面の略全域はパッシベーション膜２１
６で被覆されており、このパッシベーション膜２１６が
部分的に排除されることで接続端子２０７が露出してい
る。
【００４７】前述したＭＯＳＦＥＴ２０２の位置でも、
ｐ型基板２０１の表面下に一個のｎ型ウェル２２１が形
成されており、このｎ型ウェル２２１の表面の位置で
は、前述のフィールド酸化膜２０４が排除されている。
このフィールド酸化膜２０４が排除されたｎ型ウェル２
２１の表面の位置の両端には、ソース用とドレイン用と
のｐ＋領域２２２，２２３が形成されており、これらの
ｐ＋領域２２２，２２３の間隙の位置ではｐ型基板２０
１の表面上にゲート酸化膜２２４を介してゲート電極２
２５が積層されている。
ｐ型基板２０１の表面下に一個のｎ型ウェル２２１が形
成されており、このｎ型ウェル２２１の表面の位置で
は、前述のフィールド酸化膜２０４が排除されている。
このフィールド酸化膜２０４が排除されたｎ型ウェル２
２１の表面の位置の両端には、ソース用とドレイン用と
のｐ＋領域２２２，２２３が形成されており、これらの
ｐ＋領域２２２，２２３の間隙の位置ではｐ型基板２０
１の表面上にゲート酸化膜２２４を介してゲート電極２
２５が積層されている。
【００４８】このゲート電極２２５やｐ＋領域２２２，
２２３等の表面の全域には、絶縁薄膜２０５と層間膜２
０６とが順番に積層されており、この層間膜２０６の表
面上にソース配線２２６とゲート配線２２７とドレイン
配線２２８とが形成されている。
２２３等の表面の全域には、絶縁薄膜２０５と層間膜２
０６とが順番に積層されており、この層間膜２０６の表
面上にソース配線２２６とゲート配線２２７とドレイン
配線２２８とが形成されている。
【００４９】図２に示すように、第一配線２０８はゲー
ト配線２２７に接続されるので、このゲート配線２２７
は、前述の第一配線２０８と一体に形成されてゲート電
極２２５に接続されている。ソース配線２２６はソース
用のｐ＋領域２２２に接続されており、ドレイン配線２
２８はドレイン用のｐ＋領域２２３に接続されている。
ト配線２２７に接続されるので、このゲート配線２２７
は、前述の第一配線２０８と一体に形成されてゲート電
極２２５に接続されている。ソース配線２２６はソース
用のｐ＋領域２２２に接続されており、ドレイン配線２
２８はドレイン用のｐ＋領域２２３に接続されている。
【００５０】なお、実際には上述のようなＭＯＳＦＥＴ
２０２の後段にも各種の半導体回路が形成されており、
このように各種の半導体回路が集積されたｐ型基板２０
１の周囲には多数のリードピンが配列されている（図示
せず）。この多数のリードピンの内側部分と多数の接続
端子２０７とがボンディングワイヤで個々に結線されて
おり、このような状態でｐ型基板２０１とボンディング
ワイヤとリードピンの内側部分とが一個の樹脂パッケー
ジに封入されている（図示せず）。
２０２の後段にも各種の半導体回路が形成されており、
このように各種の半導体回路が集積されたｐ型基板２０
１の周囲には多数のリードピンが配列されている（図示
せず）。この多数のリードピンの内側部分と多数の接続
端子２０７とがボンディングワイヤで個々に結線されて
おり、このような状態でｐ型基板２０１とボンディング
ワイヤとリードピンの内側部分とが一個の樹脂パッケー
ジに封入されている（図示せず）。
【００５１】上述のような構成において、本実施の形態
の回路装置２００は、各種の電子機器の部品として利用
される。その場合、回路装置２００の樹脂パッケージの
外面から突出したリードピンの外側部分に電子機器の各
部が結線されるので、これで回路装置２００の内部のＭ
ＯＳＦＥＴ２０２等の半導体回路に各種の電気信号が入
出力される。
の回路装置２００は、各種の電子機器の部品として利用
される。その場合、回路装置２００の樹脂パッケージの
外面から突出したリードピンの外側部分に電子機器の各
部が結線されるので、これで回路装置２００の内部のＭ
ＯＳＦＥＴ２０２等の半導体回路に各種の電気信号が入
出力される。
【００５２】ただし、このように回路装置２００が外部
と電気信号を入出力する場合、外部で発生した静電気等
のために回路装置２００の接続端子２０７に高電圧のサ
ージ電流が流入することがある。しかし、この接続端子
２０７とＭＯＳＦＥＴ２０２とは抵抗素子２１１とダイ
オード２１７，２１８とを介して接続されているので、
サージ電流の高電圧が直接に印加されることによるＭＯ
ＳＦＥＴ２０２の破壊が防止されている。
と電気信号を入出力する場合、外部で発生した静電気等
のために回路装置２００の接続端子２０７に高電圧のサ
ージ電流が流入することがある。しかし、この接続端子
２０７とＭＯＳＦＥＴ２０２とは抵抗素子２１１とダイ
オード２１７，２１８とを介して接続されているので、
サージ電流の高電圧が直接に印加されることによるＭＯ
ＳＦＥＴ２０２の破壊が防止されている。
【００５３】上述のように機能する抵抗素子２１１は絶
縁薄膜２０５によりｐ型基板２０１から絶縁されている
が、この絶縁薄膜２０５を介して抵抗素子２１１と対向
する位置にはｎ型ウェル２１２が形成されており、この
ｎ型ウェル２１２と抵抗素子２１１とが接続されてい
る。
縁薄膜２０５によりｐ型基板２０１から絶縁されている
が、この絶縁薄膜２０５を介して抵抗素子２１１と対向
する位置にはｎ型ウェル２１２が形成されており、この
ｎ型ウェル２１２と抵抗素子２１１とが接続されてい
る。
【００５４】このため、本実施の形態の回路装置２００
では、上述のようにサージ電流の流入により抵抗素子２
１１に高電圧が作用しても同一の高電圧がｎ型ウェル２
１２にも作用することになり、その間隙に位置する絶縁
薄膜２０５が高圧の電位差により破壊されることもな
い。
では、上述のようにサージ電流の流入により抵抗素子２
１１に高電圧が作用しても同一の高電圧がｎ型ウェル２
１２にも作用することになり、その間隙に位置する絶縁
薄膜２０５が高圧の電位差により破壊されることもな
い。
【００５５】特に、抵抗素子２１１と接続端子２０７と
を接続する第二配線２０９が第三配線２１０でｎ型ウェ
ル２１２に接続されているので、接続端子２０７から抵
抗素子２１１の一端に高電圧のサージ電流が流入すると
き、このサージ電流が同時にｎ型ウェル２１２の一端に
も流入する。
を接続する第二配線２０９が第三配線２１０でｎ型ウェ
ル２１２に接続されているので、接続端子２０７から抵
抗素子２１１の一端に高電圧のサージ電流が流入すると
き、このサージ電流が同時にｎ型ウェル２１２の一端に
も流入する。
【００５６】このため、接続端子２０７から流入する高
電圧のサージ電流のために、ｎ型ウェル２１２と抵抗素
子２１１とに高圧の電位差が発生することが確実に防止
されており、高電圧が印加される時間差により絶縁薄膜
２０５が破壊されることもない。
電圧のサージ電流のために、ｎ型ウェル２１２と抵抗素
子２１１とに高圧の電位差が発生することが確実に防止
されており、高電圧が印加される時間差により絶縁薄膜
２０５が破壊されることもない。
【００５７】しかも、ｐ型基板２０１とｎ型ウェル２１
２との部分が寄生ダイオードとして機能するため、第二
配線２０９に通電される通常の電圧の電流はｐ型基板２
０１に流出されないが、第二配線２０９に通電される異
常な高電圧の電流はダイオード２１７，２１８や寄生ダ
イオードのブレークダウンによりｐ型基板２０１に流出
され、より確実に絶縁薄膜２０５やＭＯＳＦＥＴ２０２
の破壊が防止されている。
２との部分が寄生ダイオードとして機能するため、第二
配線２０９に通電される通常の電圧の電流はｐ型基板２
０１に流出されないが、第二配線２０９に通電される異
常な高電圧の電流はダイオード２１７，２１８や寄生ダ
イオードのブレークダウンによりｐ型基板２０１に流出
され、より確実に絶縁薄膜２０５やＭＯＳＦＥＴ２０２
の破壊が防止されている。
【００５８】さらに、本実施の形態の回路装置２００で
は、絶縁膜２０３がフィールド酸化膜２０４と絶縁薄膜
２０５からなり、ｎ型ウェル２１２と抵抗素子２１１と
の間隙の略全域には絶縁薄膜２０５のみが位置してフィ
ールド酸化膜２０４は位置しない。
は、絶縁膜２０３がフィールド酸化膜２０４と絶縁薄膜
２０５からなり、ｎ型ウェル２１２と抵抗素子２１１と
の間隙の略全域には絶縁薄膜２０５のみが位置してフィ
ールド酸化膜２０４は位置しない。
【００５９】このため、ＭＯＳＦＥＴ２０２と接続端子
２０７との通電により抵抗素子２１１が発熱しても、こ
の抵抗素子２１１の発熱をｐ型基板２０１に良好に伝導
することができ、抵抗素子２１１の異常な発熱による絶
縁薄膜２０５等の損傷も防止されている。
２０７との通電により抵抗素子２１１が発熱しても、こ
の抵抗素子２１１の発熱をｐ型基板２０１に良好に伝導
することができ、抵抗素子２１１の異常な発熱による絶
縁薄膜２０５等の損傷も防止されている。
【００６０】なお、本実施の形態の回路装置２００で
は、絶縁薄膜２０５の膜厚がフィールド酸化膜２０４の
五分の一であるため、抵抗素子２１１とｐ型基板２０１
との間隙にフィールド酸化膜２０４が位置する場合に比
較して発熱を伝導する効率が五倍に向上している。
は、絶縁薄膜２０５の膜厚がフィールド酸化膜２０４の
五分の一であるため、抵抗素子２１１とｐ型基板２０１
との間隙にフィールド酸化膜２０４が位置する場合に比
較して発熱を伝導する効率が五倍に向上している。
【００６１】より詳細には、抵抗素子２１１とｐ型基板
２０１との間隙にフィールド酸化膜２０４が位置する場
合の熱抵抗Ｒfは、フィールド酸化膜２０４の熱伝導率
をＫ、膜厚をＴf、抵抗素子２１１の全幅をＷ、全長を
Ｌ、とすると、 Ｒf＝Ｔf／(Ｋ・Ｗ・Ｌ) となる。
２０１との間隙にフィールド酸化膜２０４が位置する場
合の熱抵抗Ｒfは、フィールド酸化膜２０４の熱伝導率
をＫ、膜厚をＴf、抵抗素子２１１の全幅をＷ、全長を
Ｌ、とすると、 Ｒf＝Ｔf／(Ｋ・Ｗ・Ｌ) となる。
【００６２】本実施の形態ではフィールド酸化膜２０４
と絶縁薄膜２０５とは組成が同一なので熱伝導率Ｋも同
一である。しかし、絶縁薄膜２０５の膜厚Ｔzはフィー
ルド酸化膜２０４の膜厚Ｔfの五分の一なので、その熱
抵抗Ｒzは、 Ｒz＝Ｔz／(Ｋ・Ｗ・Ｌ)＝Ｒf／５ となる。
と絶縁薄膜２０５とは組成が同一なので熱伝導率Ｋも同
一である。しかし、絶縁薄膜２０５の膜厚Ｔzはフィー
ルド酸化膜２０４の膜厚Ｔfの五分の一なので、その熱
抵抗Ｒzは、 Ｒz＝Ｔz／(Ｋ・Ｗ・Ｌ)＝Ｒf／５ となる。
【００６３】つまり、本実施の形態の回路装置２００
は、抵抗素子２１１とｐ型基板２０１との間隙にフィー
ルド酸化膜２０４が位置する場合に比較して熱抵抗が五
分の一に低減されているので、抵抗素子２１１の温度上
昇の割合も五分の一に改善されている。
は、抵抗素子２１１とｐ型基板２０１との間隙にフィー
ルド酸化膜２０４が位置する場合に比較して熱抵抗が五
分の一に低減されているので、抵抗素子２１１の温度上
昇の割合も五分の一に改善されている。
【００６４】ここで、本実施の形態の回路装置２００の
製造方法を図３を参照して以下に簡単に説明する。ま
ず、同図(ａ)に示すように、ｐ型基板２０１の表面上に
フィールド酸化膜２０４を形成して抵抗素子２１１とＭ
ＯＳＦＥＴ２０２との各部の位置を開口させ、二つのｎ
型ウェル２１２，２２１を同時に形成してからｎ＋領域
２１４とｐ＋領域２２２，２２３とを順番に形成する。
製造方法を図３を参照して以下に簡単に説明する。ま
ず、同図(ａ)に示すように、ｐ型基板２０１の表面上に
フィールド酸化膜２０４を形成して抵抗素子２１１とＭ
ＯＳＦＥＴ２０２との各部の位置を開口させ、二つのｎ
型ウェル２１２，２２１を同時に形成してからｎ＋領域
２１４とｐ＋領域２２２，２２３とを順番に形成する。
【００６５】つぎに、ＭＯＳＦＥＴ２０２の位置のみｐ
＋領域２２２，２２３の間隙の位置でｎ型ウェル２２１
の表面上にゲート酸化膜２２４とゲート電極２２５を順
番に積層し、同図(ｂ)に示すように、装置表面の全域に
絶縁薄膜２０５を一様に積層する。
＋領域２２２，２２３の間隙の位置でｎ型ウェル２２１
の表面上にゲート酸化膜２２４とゲート電極２２５を順
番に積層し、同図(ｂ)に示すように、装置表面の全域に
絶縁薄膜２０５を一様に積層する。
【００６６】つぎに、同図(ｃ)に示すように、絶縁薄膜
２０５の表面上に抵抗素子２１１を形成し、同図(ｄ)に
示すように、その表面全域に層間膜２０６を形成してか
ら各部にスルーホールを形成し、各種配線２０８〜２１
０，２２６〜２２８を形成することにより、本実施の形
態の回路装置２００が完成する。
２０５の表面上に抵抗素子２１１を形成し、同図(ｄ)に
示すように、その表面全域に層間膜２０６を形成してか
ら各部にスルーホールを形成し、各種配線２０８〜２１
０，２２６〜２２８を形成することにより、本実施の形
態の回路装置２００が完成する。
【００６７】本実施の形態の回路装置２００の製造方法
では、上述のように抵抗素子２１１の位置の各種層膜が
ＭＯＳＦＥＴ２０２の位置の各種層膜と同時に形成され
るので、従来の製造方法に比較して工程数が無用に増加
することがなく、生産性が良好である。
では、上述のように抵抗素子２１１の位置の各種層膜が
ＭＯＳＦＥＴ２０２の位置の各種層膜と同時に形成され
るので、従来の製造方法に比較して工程数が無用に増加
することがなく、生産性が良好である。
【００６８】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では絶縁膜２０３をフィール
ド酸化膜２０４と絶縁薄膜２０５とで形成し、ｎ型ウェ
ル２１２と抵抗素子２１１との間隙の略全域に絶縁薄膜
２０５のみを位置させてフィールド酸化膜２０４は位置
させないことを例示した。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では絶縁膜２０３をフィール
ド酸化膜２０４と絶縁薄膜２０５とで形成し、ｎ型ウェ
ル２１２と抵抗素子２１１との間隙の略全域に絶縁薄膜
２０５のみを位置させてフィールド酸化膜２０４は位置
させないことを例示した。
【００６９】しかし、上述のような絶縁薄膜を形成する
ことなくフィールド酸化膜のみで絶縁膜を形成すること
も可能である。この場合、絶縁膜の膜厚が増大するため
に抵抗素子２１１の発熱をｐ型基板２０１に伝導する効
率は低下するが、絶縁薄膜の形成を省略することができ
るので生産性は向上する。
ことなくフィールド酸化膜のみで絶縁膜を形成すること
も可能である。この場合、絶縁膜の膜厚が増大するため
に抵抗素子２１１の発熱をｐ型基板２０１に伝導する効
率は低下するが、絶縁薄膜の形成を省略することができ
るので生産性は向上する。
【００７０】ただし、抵抗素子の位置の絶縁薄膜をＭＯ
ＳＦＥＴのゲート酸化膜と同時に形成することにより、
生産性を低下させることなくフィールド酸化膜とは別個
に絶縁薄膜を形成することも可能である。このような回
路装置３００の製造方法を一変形例として図４に例示す
る。
ＳＦＥＴのゲート酸化膜と同時に形成することにより、
生産性を低下させることなくフィールド酸化膜とは別個
に絶縁薄膜を形成することも可能である。このような回
路装置３００の製造方法を一変形例として図４に例示す
る。
【００７１】また、上記形態ではｎ型ウェル２１２の各
部にｎ＋領域２１５が形成されていることを例示した
が、これを省略することも可能である。例えば、図４に
例示するように、ｎ型ウェル２１２の表面上に絶縁薄膜
２０５と抵抗素子２１１とを形成してからｎ＋領域２１
４を形成すれば、回路装置２００でのｎ＋領域２１５が
抵抗素子２１１の下方に存在しない回路装置３００を実
現することが可能である。
部にｎ＋領域２１５が形成されていることを例示した
が、これを省略することも可能である。例えば、図４に
例示するように、ｎ型ウェル２１２の表面上に絶縁薄膜
２０５と抵抗素子２１１とを形成してからｎ＋領域２１
４を形成すれば、回路装置２００でのｎ＋領域２１５が
抵抗素子２１１の下方に存在しない回路装置３００を実
現することが可能である。
【００７２】なお、フィールド酸化膜２０４の膜厚を一
般的な“500(nm)”程度とした場合、絶縁薄膜２０５の
膜厚をフィールド酸化膜２０４の半分の“250(nm)”以
上とすると熱伝導性が低下する。しかし、絶縁薄膜２０
５の膜厚をフィールド酸化膜２０４の百分の一の“5.0
(nm)”以下とすると充分な絶縁性を確保できない場合が
ある。このため、絶縁薄膜２０５の膜厚はフィールド酸
化膜２０４の“1／2〜1／100”程度であることが望まし
く、より望ましくは“1／5〜1／50”程度が良い。
般的な“500(nm)”程度とした場合、絶縁薄膜２０５の
膜厚をフィールド酸化膜２０４の半分の“250(nm)”以
上とすると熱伝導性が低下する。しかし、絶縁薄膜２０
５の膜厚をフィールド酸化膜２０４の百分の一の“5.0
(nm)”以下とすると充分な絶縁性を確保できない場合が
ある。このため、絶縁薄膜２０５の膜厚はフィールド酸
化膜２０４の“1／2〜1／100”程度であることが望まし
く、より望ましくは“1／5〜1／50”程度が良い。
【００７３】さらに、上記形態ではｐ型基板２０１にｎ
型ウェル２１２を形成して抵抗素子２１１に対向させる
ことを例示したが、この基板やウェルの導電型を反転さ
せることも可能である。ただし、回路基板を接地する場
合には回路基板をｐ型とすることが好適であり、回路基
板を高圧の基準電位に維持する場合には回路基板をｎ型
とすることが好適である。
型ウェル２１２を形成して抵抗素子２１１に対向させる
ことを例示したが、この基板やウェルの導電型を反転さ
せることも可能である。ただし、回路基板を接地する場
合には回路基板をｐ型とすることが好適であり、回路基
板を高圧の基準電位に維持する場合には回路基板をｎ型
とすることが好適である。
【００７４】つぎに、本発明の実施の第二の形態の回路
装置を図５および図６を参照して以下に説明する。な
お、図５(ａ)は本実施の形態の回路装置の要部を示す模
式的な平面図、同図(ｂ)は同図(ａ)のＡ−Ａ断面図、図
６は本実施の形態の回路装置の製造方法を示す工程図、
である。
装置を図５および図６を参照して以下に説明する。な
お、図５(ａ)は本実施の形態の回路装置の要部を示す模
式的な平面図、同図(ｂ)は同図(ａ)のＡ−Ａ断面図、図
６は本実施の形態の回路装置の製造方法を示す工程図、
である。
【００７５】本実施の形態の回路装置４００は、回路基
板であるｐ型基板４０１の表面上に第一絶縁膜として絶
縁酸化膜４０２が積層されてＳＯＩ(Silicon On Insula
tor)基板が形成されており、図６(ｄ)に示すように、こ
のＳＯＩ基板上に半導体回路としてＭＯＳＦＥＴ４０３
が形成されている。
板であるｐ型基板４０１の表面上に第一絶縁膜として絶
縁酸化膜４０２が積層されてＳＯＩ(Silicon On Insula
tor)基板が形成されており、図６(ｄ)に示すように、こ
のＳＯＩ基板上に半導体回路としてＭＯＳＦＥＴ４０３
が形成されている。
【００７６】絶縁酸化膜４０２の表面上には第二絶縁膜
として素子分離膜４０４が形成されており、この素子分
離膜４０４によりＭＯＳＦＥＴ４０３が周囲から分離さ
れている。素子分離膜４０４の表面上には第三絶縁膜で
ある絶縁薄膜４０５と層間膜４０６とが順番に積層され
ており、この層間膜４０６の表面上でＭＯＳＦＥＴ４０
３とは離反した位置に接続端子４０７が形成されてい
る。
として素子分離膜４０４が形成されており、この素子分
離膜４０４によりＭＯＳＦＥＴ４０３が周囲から分離さ
れている。素子分離膜４０４の表面上には第三絶縁膜で
ある絶縁薄膜４０５と層間膜４０６とが順番に積層され
ており、この層間膜４０６の表面上でＭＯＳＦＥＴ４０
３とは離反した位置に接続端子４０７が形成されてい
る。
【００７７】接続端子４０７とＭＯＳＦＥＴ４０３との
中間の位置で素子分離膜４０４の内部には、所定導電型
の拡散層としてｎ型ボディでもあるｎ型ウェル４０８が
形成されており、このｎ型ウェル４０８上の位置には絶
縁薄膜４０５を介して抵抗素子４０９が形成されてい
る。
中間の位置で素子分離膜４０４の内部には、所定導電型
の拡散層としてｎ型ボディでもあるｎ型ウェル４０８が
形成されており、このｎ型ウェル４０８上の位置には絶
縁薄膜４０５を介して抵抗素子４０９が形成されてい
る。
【００７８】層間膜４０６の表面上には第一第二配線４
１０，４１１が形成されており、この第一配線４１０に
より抵抗素子４０９の一端とＭＯＳＦＥＴ４０３とが接
続されるとともに、第二配線４１１により抵抗素子４０
９の他端と接続端子４０７とが積層されている。そし
て、第二配線４１１の下方にはスルーホールが形成され
ており、このスルーホールを介して第二配線４１１とｎ
型ウェル４０８とが第三配線４１２で接続されている。
１０，４１１が形成されており、この第一配線４１０に
より抵抗素子４０９の一端とＭＯＳＦＥＴ４０３とが接
続されるとともに、第二配線４１１により抵抗素子４０
９の他端と接続端子４０７とが積層されている。そし
て、第二配線４１１の下方にはスルーホールが形成され
ており、このスルーホールを介して第二配線４１１とｎ
型ウェル４０８とが第三配線４１２で接続されている。
【００７９】なお、本実施の形態の回路装置４００のＭ
ＯＳＦＥＴ４０３の構造は、ＳＯＩ基板上に形成されて
いること以外は、前述した実施の第一の形態の回路装置
２００のＭＯＳＦＥＴ２０２と同等であるため、ここで
は同一の名称および符号を使用して詳細な説明は省略す
る。また、本実施の形態の回路装置４００も、全体の表
面の略全域にパッシベーション４１３が形成されてい
る。
ＯＳＦＥＴ４０３の構造は、ＳＯＩ基板上に形成されて
いること以外は、前述した実施の第一の形態の回路装置
２００のＭＯＳＦＥＴ２０２と同等であるため、ここで
は同一の名称および符号を使用して詳細な説明は省略す
る。また、本実施の形態の回路装置４００も、全体の表
面の略全域にパッシベーション４１３が形成されてい
る。
【００８０】上述のような構成において、本実施の形態
の回路装置４００も、前述した回路装置２００と同様
に、ＭＯＳＦＥＴ４０３と接続端子４０７とが抵抗素子
４０９を介して接続されているので、外部から接続端子
４０７に高電圧のサージ電流が流入することがあっても
ＭＯＳＦＥＴ４０３が破壊されない。
の回路装置４００も、前述した回路装置２００と同様
に、ＭＯＳＦＥＴ４０３と接続端子４０７とが抵抗素子
４０９を介して接続されているので、外部から接続端子
４０７に高電圧のサージ電流が流入することがあっても
ＭＯＳＦＥＴ４０３が破壊されない。
【００８１】そして、上述のように機能する抵抗素子４
０９に絶縁薄膜４０５を介してｎ型ウェル４０８が対向
しており、接続端子４０７と抵抗素子４０９とを接続す
る第二配線４１１にｎ型ウェル４０８が第三配線４１２
で接続されているので、接続端子４０７に高電圧のサー
ジ電流が流入しても抵抗素子４０９とｎ型ウェル４０８
とに高圧の電位差が発生することがなく、その間隙に位
置する絶縁薄膜４０５が高圧の電位差により破壊される
こともない。
０９に絶縁薄膜４０５を介してｎ型ウェル４０８が対向
しており、接続端子４０７と抵抗素子４０９とを接続す
る第二配線４１１にｎ型ウェル４０８が第三配線４１２
で接続されているので、接続端子４０７に高電圧のサー
ジ電流が流入しても抵抗素子４０９とｎ型ウェル４０８
とに高圧の電位差が発生することがなく、その間隙に位
置する絶縁薄膜４０５が高圧の電位差により破壊される
こともない。
【００８２】さらに、本実施の形態の回路装置４００は
ＳＯＩ構造に形成されているので、従来例で説明したよ
うにｐ型基板４０１への熱抵抗は大きい。しかしなが
ら、絶縁薄膜４０５の膜厚が素子分離膜４０４の数分の
一程度であるため、絶縁薄膜４０５を介してｎ型ウェル
４０８に熱が伝導される。
ＳＯＩ構造に形成されているので、従来例で説明したよ
うにｐ型基板４０１への熱抵抗は大きい。しかしなが
ら、絶縁薄膜４０５の膜厚が素子分離膜４０４の数分の
一程度であるため、絶縁薄膜４０５を介してｎ型ウェル
４０８に熱が伝導される。
【００８３】この熱は第三配線４１２と抵抗部のコンタ
クトおよび第二配線４１１を経由して接続端子４０７か
らボンディングワイヤ（図示せず）に伝導されるので、
本実施の形態の回路装置４００は、素子分離膜４０４上
に抵抗素子４０９が形成されている場合に比較して放熱
性が良好である。
クトおよび第二配線４１１を経由して接続端子４０７か
らボンディングワイヤ（図示せず）に伝導されるので、
本実施の形態の回路装置４００は、素子分離膜４０４上
に抵抗素子４０９が形成されている場合に比較して放熱
性が良好である。
【００８４】さらに、本実施の形態の回路装置４００
も、前述した回路装置２００，３００と同様に、抵抗素
子４０９の位置の各種層膜がＭＯＳＦＥＴ４０３の位置
の各種層膜と同時に形成されるので、その生産性が良好
である。
も、前述した回路装置２００，３００と同様に、抵抗素
子４０９の位置の各種層膜がＭＯＳＦＥＴ４０３の位置
の各種層膜と同時に形成されるので、その生産性が良好
である。
【００８５】なお、本発明も上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では所定導電型の回路基板と
してｐ型基板４０１を例示したが、これをｎ型基板とす
ることも可能であり、ｎ型ウェル４０８をｐ型ウェルと
することも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では所定導電型の回路基板と
してｐ型基板４０１を例示したが、これをｎ型基板とす
ることも可能であり、ｎ型ウェル４０８をｐ型ウェルと
することも可能である。
【００８６】特に、上述のように素子分離膜４０４が絶
縁酸化膜４０２と接触するＳＯＩ構造の回路装置４００
の場合、回路基板と拡散層との導電型が反対である必要
もなく、ｐ型基板４０１とｐ型ウェルとを組み合わせる
ようなことも可能である。ただし、素子分離膜が絶縁酸
化膜と接触しないＳＯＩ構造の回路装置（図示せず）の
場合でも、ｎ型ウェルとｐ型ウェルとを適宜組み合わせ
て上述のような構造を実現することが可能である。
縁酸化膜４０２と接触するＳＯＩ構造の回路装置４００
の場合、回路基板と拡散層との導電型が反対である必要
もなく、ｐ型基板４０１とｐ型ウェルとを組み合わせる
ようなことも可能である。ただし、素子分離膜が絶縁酸
化膜と接触しないＳＯＩ構造の回路装置（図示せず）の
場合でも、ｎ型ウェルとｐ型ウェルとを適宜組み合わせ
て上述のような構造を実現することが可能である。
【００８７】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００８８】本発明の一の回路装置では、半導体回路と
接続端子とは抵抗素子を介して接続されており、第一導
電型の回路基板に形成された第二導電型の拡散層が絶縁
膜を介して抵抗素子に対向されており、この抵抗素子と
接続端子とを接続する第二配線が拡散層に第三配線で接
続されていることにより、外部から接続端子に高電圧の
サージ電流が流入することがあっても抵抗素子により半
導体回路の破壊を防止することができ、接続端子から抵
抗素子の一端に流入する高電圧のサージ電流が拡散層の
一端にも同時に流入するので、拡散層と抵抗素子とに高
圧の電位差が発生することによる絶縁膜の破壊も防止す
ることができる。
接続端子とは抵抗素子を介して接続されており、第一導
電型の回路基板に形成された第二導電型の拡散層が絶縁
膜を介して抵抗素子に対向されており、この抵抗素子と
接続端子とを接続する第二配線が拡散層に第三配線で接
続されていることにより、外部から接続端子に高電圧の
サージ電流が流入することがあっても抵抗素子により半
導体回路の破壊を防止することができ、接続端子から抵
抗素子の一端に流入する高電圧のサージ電流が拡散層の
一端にも同時に流入するので、拡散層と抵抗素子とに高
圧の電位差が発生することによる絶縁膜の破壊も防止す
ることができる。
【００８９】上述のような回路装置において、拡散層と
抵抗素子との間隙の少なくとも一部に絶縁薄膜のみが位
置してフィールド酸化膜は位置しないことにより、抵抗
素子の発熱を回路基板に良好に伝導させることができ
る。
抵抗素子との間隙の少なくとも一部に絶縁薄膜のみが位
置してフィールド酸化膜は位置しないことにより、抵抗
素子の発熱を回路基板に良好に伝導させることができ
る。
【００９０】上述のような回路装置において、絶縁薄膜
の膜厚がフィールド酸化膜の“1／2〜1／100”程度であ
ることにより、拡散層と抵抗素子とを良好に絶縁するこ
とができ、拡散層と抵抗素子との間隙にフィールド酸化
膜が位置する場合に比較して熱量の伝導の効率を数倍と
することができる。
の膜厚がフィールド酸化膜の“1／2〜1／100”程度であ
ることにより、拡散層と抵抗素子とを良好に絶縁するこ
とができ、拡散層と抵抗素子との間隙にフィールド酸化
膜が位置する場合に比較して熱量の伝導の効率を数倍と
することができる。
【００９１】本発明の他の回路装置では、半導体回路と
接続端子とは抵抗素子を介して接続されており、第二絶
縁膜に形成された拡散層が第三絶縁膜を介して抵抗素子
に対向されており、抵抗素子と接続端子とを接続する第
二配線が拡散層に第三配線で接続されていることによ
り、外部から接続端子に高電圧のサージ電流が流入する
ことがあっても抵抗素子により半導体回路の破壊を防止
することができ、接続端子から抵抗素子の一端に流入す
る高電圧のサージ電流が拡散層の一端にも同時に流入す
るので、拡散層と抵抗素子とに高圧の電位差が発生する
ことによる第三絶縁膜の破壊も防止することができる。
接続端子とは抵抗素子を介して接続されており、第二絶
縁膜に形成された拡散層が第三絶縁膜を介して抵抗素子
に対向されており、抵抗素子と接続端子とを接続する第
二配線が拡散層に第三配線で接続されていることによ
り、外部から接続端子に高電圧のサージ電流が流入する
ことがあっても抵抗素子により半導体回路の破壊を防止
することができ、接続端子から抵抗素子の一端に流入す
る高電圧のサージ電流が拡散層の一端にも同時に流入す
るので、拡散層と抵抗素子とに高圧の電位差が発生する
ことによる第三絶縁膜の破壊も防止することができる。
【００９２】上述のような回路装置において、第三絶縁
膜の膜厚が第二絶縁膜の“1／2〜1／100”程度であるこ
とにより、拡散層と抵抗素子とを良好に絶縁することが
でき、抵抗素子の発熱をボンディングワイヤなどに良好
に伝導させることができる。
膜の膜厚が第二絶縁膜の“1／2〜1／100”程度であるこ
とにより、拡散層と抵抗素子とを良好に絶縁することが
でき、抵抗素子の発熱をボンディングワイヤなどに良好
に伝導させることができる。
【図１】本発明の実施の第一の形態の回路装置の要部を
示し、(ａ)は模式的な平面図、(ｂ)は(ａ)のＡ−Ａ断面
図である。
示し、(ａ)は模式的な平面図、(ｂ)は(ａ)のＡ−Ａ断面
図である。
【図２】回路装置の等価回路を示す回路図である。
【図３】回路装置の製造方法を示す工程図である。
【図４】一変形例の回路装置の製造方法を示す工程図で
ある。
ある。
【図５】本発明の実施の第二の形態の回路装置の要部を
示し、(ａ)は模式的な平面図、(ｂ)は(ａ)のＡ−Ａ断面
図である。
示し、(ａ)は模式的な平面図、(ｂ)は(ａ)のＡ−Ａ断面
図である。
【図６】回路装置の製造方法を示す工程図である。
【図７】一従来例の回路装置の要部を示す縦断側面図で
ある。
ある。
【符号の説明】 ２００，３００，４００ 回路装置 ２０１，４０１ 回路基板であるｐ型基板 ２０２，３０１，４０３ 半導体回路 ２０３ 絶縁膜 ２０４ フィールド酸化膜 ２０５ 絶縁薄膜 ２０７，４０７ 接続端子 ２０８，４１０ 第一配線 ２０９，４１１ 第二配線 ２１０，４１２ 第三配線 ２１１，４０９ 抵抗素子 ２１２，４０８ 拡散層であるｎ型ウェル ４０２ 第一絶縁膜である絶縁酸化膜 ４０４ 第二絶縁膜である素子分離膜 ４０５ 第三絶縁膜である絶縁薄膜
Claims (8)
- 【請求項１】 第一導電型の回路基板と、 該回路基板の表面上に形成された半導体回路と、 該半導体回路を周囲から分離するように前記回路基板の
表面上に形成された絶縁膜と、 該絶縁膜の表面上で前記半導体回路とは離反した位置に
形成された接続端子と、 該接続端子と前記半導体回路との中間の位置で前記絶縁
膜の表面上に形成された抵抗素子と、 前記絶縁膜の表面上に形成されて前記抵抗素子の一端と
前記半導体回路とを接続した第一配線と、 前記絶縁膜の表面上に形成されて前記抵抗素子の他端と
前記接続端子とを接続した第二配線と、 前記絶縁膜を介して前記抵抗素子に対向する前記回路基
板の表面下に形成された第二導電型の拡散層と、 該拡散層と前記第二配線とを接続した第三配線と、を具
備している回路装置。 - 【請求項２】 前記絶縁膜が、フィールド酸化膜と、該
フィールド酸化膜より膜厚が薄い絶縁薄膜と、からな
り、 前記拡散層と前記抵抗素子との間隙の少なくとも一部に
は前記絶縁薄膜のみが位置して前記フィールド酸化膜は
位置しない請求項１記載の回路装置。 - 【請求項３】 前記絶縁薄膜の膜厚が前記フィールド酸
化膜の“1／2〜1／100”程度である請求項２記載の回路
装置。 - 【請求項４】 回路基板と、 該回路基板の表面上に形成された第一絶縁膜と、 該第一絶縁膜の表面上に形成された半導体回路と、 該半導体回路を周囲から分離するように前記第一絶縁膜
の表面上に形成された第二絶縁膜と、 該第二絶縁膜の表面上で前記半導体回路とは離反した位
置に形成された接続端子と、 該接続端子と前記半導体回路との中間の位置で前記第二
絶縁膜の内部に形成された所定導電型の拡散層と、 前記第二絶縁膜の表面上の少なくとも前記拡散層上の位
置に形成された第三絶縁膜と、 該第三絶縁膜の表面上の少なくとも前記拡散層上の位置
に形成された抵抗素子と、 前記第二絶縁膜の表面上に形成されて前記抵抗素子の一
端と前記半導体回路とを接続した第一配線と、 前記第二絶縁膜の表面上に形成されて前記抵抗素子の他
端と前記接続端子とを接続した第二配線と、 該第二配線と前記拡散層とを接続した第三配線と、を具
備している回路装置。 - 【請求項５】 前記第三絶縁膜の膜厚が前記第二絶縁膜
の“1／2〜1／100”程度である請求項４記載の回路装
置。 - 【請求項６】 第一導電型の回路基板の表面下に第二導
電型の拡散層を形成するとともに表面上に絶縁膜を形成
し、前記回路基板の表面の前記絶縁膜で周囲から分離さ
れた位置に半導体回路を形成し、前記絶縁膜の表面上で
前記半導体回路とは離反した位置に接続端子を形成し、
前記絶縁膜の表面上に抵抗素子を形成して一端を前記半
導体回路に第一配線で接続するとともに他端を前記接続
端子に第二配線で接続するようにした回路装置の製造方
法であって、 前記抵抗素子と前記接続端子との中間の位置で前記絶縁
膜にスルーホールを形成し、 該スルーホールを介して前記第二配線と前記拡散層とを
第三配線で接続するようにした回路装置の製造方法。 - 【請求項７】 フィールド酸化膜を形成し、 該フィールド酸化膜の表面上に絶縁薄膜を積層させて前
記絶縁膜を形成し、 前記拡散層と前記抵抗素子との間隙の少なくとも一部に
は前記絶縁薄膜のみを位置させて前記フィールド酸化膜
を位置させないようにした請求項６記載の回路装置の製
造方法。 - 【請求項８】 回路基板の表面上に第一絶縁膜を形成
し、該第一絶縁膜の表面上に半導体回路を形成し、該半
導体回路を周囲から分離するように前記第一絶縁膜の表
面上に第二絶縁膜を形成し、該第二絶縁膜の表面上で前
記半導体回路とは離反した位置に接続端子を形成し、前
記半導体回路と抵抗素子の一端とを第一配線で接続し、
前記抵抗素子の他端と前記接続端子とを第二配線で接続
するようにした回路装置の製造方法であって、 前記接続端子と前記半導体回路との中間の位置で前記第
二絶縁膜の内部に所定導電型の拡散層を形成し、 前記第二絶縁膜の表面上の少なくとも前記拡散層上の位
置に第三絶縁膜を形成し、 前記抵抗素子を前記第三絶縁膜の表面上の少なくとも前
記拡散層上に位置させ、 前記抵抗素子と前記接続端子との中間の位置で前記第三
絶縁膜にスルーホールを形成し、 該スルーホールを介して前記第二配線と前記拡散層とを
第三配線で接続するようにした回路装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230697A JP3116916B2 (ja) | 1998-08-17 | 1998-08-17 | 回路装置、その製造方法 |
| TW088114143A TW418515B (en) | 1998-08-17 | 1999-08-17 | Circuit apparatus and its manufacturing method |
| US09/375,437 US6320241B1 (en) | 1998-08-17 | 1999-08-17 | Circuitry and method of forming the same |
| CNB991217462A CN1139127C (zh) | 1998-08-17 | 1999-08-17 | 电路装置及其制造方法 |
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|---|---|---|---|
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|---|---|
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ID=16911909
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| CN100440228C (zh) * | 2004-02-20 | 2008-12-03 | 松下电器产业株式会社 | 元件布局检查系统和印刷布线板设计系统 |
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- 1998-08-17 JP JP10230697A patent/JP3116916B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-17 CN CNB991217462A patent/CN1139127C/zh not_active Expired - Fee Related
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- 1999-08-17 US US09/375,437 patent/US6320241B1/en not_active Expired - Fee Related
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