JPH07130838A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07130838A JPH07130838A JP27815193A JP27815193A JPH07130838A JP H07130838 A JPH07130838 A JP H07130838A JP 27815193 A JP27815193 A JP 27815193A JP 27815193 A JP27815193 A JP 27815193A JP H07130838 A JPH07130838 A JP H07130838A
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- JP
- Japan
- Prior art keywords
- region
- element isolation
- trench
- well region
- semiconductor
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Abstract
(57)【要約】
【目的】 静電破壊に対して十分な静電耐圧を得ると共
に、微細化に対応した素子間分離構造を有する半導体装
置を提供することである。 【構成】 N型半導体基板11上のPウェル領域12
と、Pウェル領域12に設けられたトレンチ素子分離領
域13と、Pウェル領域12に形成されかつトレンチ素
子分離領域13の内部に設けられると共に互いにPウェ
ル領域12により分離された少なくとも2つ以上のN+
領域14とを含み、N+領域14aを接地若しくは電源
電位に電気的接続すると共に、N+領域14bを外部と
の入力若しくは出力電位に電気的に接続する。
に、微細化に対応した素子間分離構造を有する半導体装
置を提供することである。 【構成】 N型半導体基板11上のPウェル領域12
と、Pウェル領域12に設けられたトレンチ素子分離領
域13と、Pウェル領域12に形成されかつトレンチ素
子分離領域13の内部に設けられると共に互いにPウェ
ル領域12により分離された少なくとも2つ以上のN+
領域14とを含み、N+領域14aを接地若しくは電源
電位に電気的接続すると共に、N+領域14bを外部と
の入力若しくは出力電位に電気的に接続する。
Description
【0001】
【産業上の利用分野】本発明はラテラルバイポ−ラトラ
ンジスタ若しくはMOSトランジスタの素子間分離構造
に関する。
ンジスタ若しくはMOSトランジスタの素子間分離構造
に関する。
【0002】
【従来の技術】半導体装置における静電破壊に対する入
力保護回路の一つとして,ラテラルバイポ−ラトランジ
スタ(例えばNPN型トランジスタであり、以下L−N
PNと記す)を用いている。図2(a)に示すように、
L−NPNはN型半導体基板21上のPウェル領域22
と、Pウェル領域上に形成されたLOCOS23と、P
ウェル領域22に形成されLOCOS23により分離さ
れた2つのN+領域24a,24bとからなり、N+領域
24aをグランド端子に接続し、N+領域24bを外部
との入力若しくは出力端子に接続する。
力保護回路の一つとして,ラテラルバイポ−ラトランジ
スタ(例えばNPN型トランジスタであり、以下L−N
PNと記す)を用いている。図2(a)に示すように、
L−NPNはN型半導体基板21上のPウェル領域22
と、Pウェル領域上に形成されたLOCOS23と、P
ウェル領域22に形成されLOCOS23により分離さ
れた2つのN+領域24a,24bとからなり、N+領域
24aをグランド端子に接続し、N+領域24bを外部
との入力若しくは出力端子に接続する。
【0003】このように、L−NPNにおける素子間は
LOCOS23を用いて分離されている。LOCOS2
3のように厚い酸化膜で素子間を分離すると、酸化が深
さ方向だけでなく横方向にも広がるため分離領域を広く
とる必要とする。しかしながら、半導体装置の内部に設
けられる各回路素子の微細化が進むと、上記分離領域の
広がりを軽減しなければならない。特に0.4μm以降
の世代になると、十分な耐圧を保持しつつ横方向へ広が
らないようにLOCOSを形成することは困難である。
LOCOS23を用いて分離されている。LOCOS2
3のように厚い酸化膜で素子間を分離すると、酸化が深
さ方向だけでなく横方向にも広がるため分離領域を広く
とる必要とする。しかしながら、半導体装置の内部に設
けられる各回路素子の微細化が進むと、上記分離領域の
広がりを軽減しなければならない。特に0.4μm以降
の世代になると、十分な耐圧を保持しつつ横方向へ広が
らないようにLOCOSを形成することは困難である。
【0004】そこで、LOCOS素子間分離構造に代わ
るものとしてトレンチ素子間分離構造が考えられる。同
図(b)に示すように、トレンチ25は、Pウェル領域
22に設けられた溝に絶縁物が埋め込まれたものであ
る。しかし、N+領域24aとN+領域24bとを流れる
電流経路はトレンチ25の下を迂回しており、寄生抵抗
が高くなるため、LOCOS素子間分離構造に比べて十
分に電流を流すことが困難である。更に、ブレ−クダウ
ン電圧はLOCOS素子間分離構造に比べて高くなり、
十分な耐圧を得ることは難しい。
るものとしてトレンチ素子間分離構造が考えられる。同
図(b)に示すように、トレンチ25は、Pウェル領域
22に設けられた溝に絶縁物が埋め込まれたものであ
る。しかし、N+領域24aとN+領域24bとを流れる
電流経路はトレンチ25の下を迂回しており、寄生抵抗
が高くなるため、LOCOS素子間分離構造に比べて十
分に電流を流すことが困難である。更に、ブレ−クダウ
ン電圧はLOCOS素子間分離構造に比べて高くなり、
十分な耐圧を得ることは難しい。
【0005】
【発明が解決しようとする課題】上述のように、半導体
装置における静電破壊に対する入力保護回路としてラテ
ラルバイポ−ラトランジスタを用いた際に、素子間分離
構造としてLOCOS構造であると素子の微細化に対応
できず、またトレンチ構造であると十分に電流経路を確
保することが困難である。それ故に、本発明は静電破壊
に対して十分な静電耐圧を得ると共に、微細化に対応し
た素子間分離構造を有する半導体装置を提供することを
目的とする。
装置における静電破壊に対する入力保護回路としてラテ
ラルバイポ−ラトランジスタを用いた際に、素子間分離
構造としてLOCOS構造であると素子の微細化に対応
できず、またトレンチ構造であると十分に電流経路を確
保することが困難である。それ故に、本発明は静電破壊
に対して十分な静電耐圧を得ると共に、微細化に対応し
た素子間分離構造を有する半導体装置を提供することを
目的とする。
【0006】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板上に形成されたPウェル領域と、上記P
ウェル領域に設けられたトレンチ素子分離領域と、上記
Pウェル領域に形成されかつ上記トレンチ素子分離領域
の内部に設けられると共に互いに上記Pウェル領域によ
り分離された少なくとも2つ以上のN型半導体領域とを
含み、上記N型半導体領域のうち一方を接地若しくは電
源電位に電気的接続すると共に、他方を外部との入力若
しくは出力電位に電気的に接続する。
は、半導体基板上に形成されたPウェル領域と、上記P
ウェル領域に設けられたトレンチ素子分離領域と、上記
Pウェル領域に形成されかつ上記トレンチ素子分離領域
の内部に設けられると共に互いに上記Pウェル領域によ
り分離された少なくとも2つ以上のN型半導体領域とを
含み、上記N型半導体領域のうち一方を接地若しくは電
源電位に電気的接続すると共に、他方を外部との入力若
しくは出力電位に電気的に接続する。
【0007】
【作用】上記半導体装置によれば、上記N型半導体領域
を上記トレンチ素子分離領域によって囲まれた部分に形
成されており、上記各N型半導体領域を互いに分離する
ものは上記Pウェル領域である。従って、素子の微細化
に対応するトレンチ素子間分離構造であると共に、上記
各N型半導体領域間に十分に電流を流すことが可能であ
る。
を上記トレンチ素子分離領域によって囲まれた部分に形
成されており、上記各N型半導体領域を互いに分離する
ものは上記Pウェル領域である。従って、素子の微細化
に対応するトレンチ素子間分離構造であると共に、上記
各N型半導体領域間に十分に電流を流すことが可能であ
る。
【0008】
【実施例】以下、本発明における一実施例を図1を参照
して説明する。同図(a)に示すように、ラテラルバイ
ポ−ラトランジスタは、N型半導体基板11上のPウェ
ル領域12と、Pウェル領域12内に形成されたトレン
チ素子間分離領域13と、トレンチ素子間分離領域13
の内部に配置されPウェル領域12に拡散形成されたN
+領域14a,14bとを有する。N+領域14a,14
bは互いにPウェル領域12を挟み分離しており、また
N+領域14はトレンチ素子間分離領域13に囲まれて
いる。トレンチ素子間分離領域13はPウェル領域12
に形成された溝部と、該溝部に埋め込まれた絶縁物とか
らなる。
して説明する。同図(a)に示すように、ラテラルバイ
ポ−ラトランジスタは、N型半導体基板11上のPウェ
ル領域12と、Pウェル領域12内に形成されたトレン
チ素子間分離領域13と、トレンチ素子間分離領域13
の内部に配置されPウェル領域12に拡散形成されたN
+領域14a,14bとを有する。N+領域14a,14
bは互いにPウェル領域12を挟み分離しており、また
N+領域14はトレンチ素子間分離領域13に囲まれて
いる。トレンチ素子間分離領域13はPウェル領域12
に形成された溝部と、該溝部に埋め込まれた絶縁物とか
らなる。
【0009】次に、同図(b)を用いて配線層を形成し
た例を説明する。Pウェル領域12上の絶縁膜15(膜
厚t:500オングストロ−ム以上)を選択的に開口し
て、各N+領域14a,14bとコンタクトをとるポリ
シリコン配線層16a,16b及びAl配線層17a,
17bとを形成する。例えば、Al配線層17aをグラ
ンドと接続させ、Al配線層17bを外部との入力若し
くは出力端子と接続させる。また、Al配線層17aを
電源と接続させることもできる。
た例を説明する。Pウェル領域12上の絶縁膜15(膜
厚t:500オングストロ−ム以上)を選択的に開口し
て、各N+領域14a,14bとコンタクトをとるポリ
シリコン配線層16a,16b及びAl配線層17a,
17bとを形成する。例えば、Al配線層17aをグラ
ンドと接続させ、Al配線層17bを外部との入力若し
くは出力端子と接続させる。また、Al配線層17aを
電源と接続させることもできる。
【0010】このような構造からなるラテラルバイポ−
ラトランジスタであると、N+領域14aとN+領域14
bとの間を流れる電流経路を阻害する素子間分離領域も
なく十分に電流を流すことができる。また、素子間分離
構造としてトレンチ素子間分離領域13を用いているた
め、素子間分離に必要な領域を縮小することができ、そ
れと共に静電破壊に対する入力保護回路の一つとして用
いた際にも、十分な耐圧を得ることができる。
ラトランジスタであると、N+領域14aとN+領域14
bとの間を流れる電流経路を阻害する素子間分離領域も
なく十分に電流を流すことができる。また、素子間分離
構造としてトレンチ素子間分離領域13を用いているた
め、素子間分離に必要な領域を縮小することができ、そ
れと共に静電破壊に対する入力保護回路の一つとして用
いた際にも、十分な耐圧を得ることができる。
【0011】また、同図(b)のように、Al金属17
bをN+領域14aとN+領域14bとの間のPウェル領
域12上にまで形成することにより、Al金属17bを
ゲ−ト電極とするフィ−ルドトランジスタとして用いる
こともできる。
bをN+領域14aとN+領域14bとの間のPウェル領
域12上にまで形成することにより、Al金属17bを
ゲ−ト電極とするフィ−ルドトランジスタとして用いる
こともできる。
【0012】尚、本発明による素子間分離構造、つまり
トレンチ素子間分離領域に囲まれた部分に少なくとも2
つの拡散層を形成する構造は、他の全てのMOSトラン
ジスタに適用可能であることはいうまでもない。
トレンチ素子間分離領域に囲まれた部分に少なくとも2
つの拡散層を形成する構造は、他の全てのMOSトラン
ジスタに適用可能であることはいうまでもない。
【0013】
【発明の効果】本発明によれば、トレンチ素子間分離構
造を用いて、LOCOS構造と同様の静電耐圧を有する
ラテラルバイポ−ラ若しくはフィ−ルドトランジスタを
得ることができる。また同時に、微細素子間分離構造と
することができる。
造を用いて、LOCOS構造と同様の静電耐圧を有する
ラテラルバイポ−ラ若しくはフィ−ルドトランジスタを
得ることができる。また同時に、微細素子間分離構造と
することができる。
【図1】本発明による一実施例を模式的に示す断面図で
あり、(a)は素子間分離を示す図であり、(b)は配
線層を形成した図である。
あり、(a)は素子間分離を示す図であり、(b)は配
線層を形成した図である。
【図2】従来における素子間分離を示す断面図であり、
(a)はLOCOS構造による素子間分離を示す図であ
り、(b)はトレンチ構造による素子間分離を示す図で
ある。
(a)はLOCOS構造による素子間分離を示す図であ
り、(b)はトレンチ構造による素子間分離を示す図で
ある。
11…N型半導体基板、12…Pウェル領域 13…トレンチ素子間分離領域、14…N+領域 15…絶縁膜、16…ポリシリコン配線層、17…Al
配線層
配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/73 H01L 29/72
Claims (2)
- 【請求項1】 半導体基板上に形成された一導電型の第
1半導体領域と、上記第1半導体領域に設けられたトレ
ンチ素子分離領域と、上記第1半導体領域に形成されか
つ上記トレンチ素子分離領域の内部に設けられると共に
互いに上記第亜1半導体領域により分離された少なくと
も2つ以上の反対導電型の第2半導体領域とを含むこと
を特徴とする半導体装置。 - 【請求項2】 上記第2半導体領域のうち一方を接地若
しくは電源電位に電気的接続すると共に、他方を外部と
の入力若しくは出力電位に電気的に接続することを特徴
とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27815193A JPH07130838A (ja) | 1993-11-08 | 1993-11-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27815193A JPH07130838A (ja) | 1993-11-08 | 1993-11-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07130838A true JPH07130838A (ja) | 1995-05-19 |
Family
ID=17593305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27815193A Pending JPH07130838A (ja) | 1993-11-08 | 1993-11-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07130838A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100415440B1 (ko) * | 2001-04-19 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법 |
-
1993
- 1993-11-08 JP JP27815193A patent/JPH07130838A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100415440B1 (ko) * | 2001-04-19 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 및 몸체 접지 형성 방법 |
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