CN1139127C - 电路装置及其制造方法 - Google Patents

电路装置及其制造方法 Download PDF

Info

Publication number
CN1139127C
CN1139127C CNB991217462A CN99121746A CN1139127C CN 1139127 C CN1139127 C CN 1139127C CN B991217462 A CNB991217462 A CN B991217462A CN 99121746 A CN99121746 A CN 99121746A CN 1139127 C CN1139127 C CN 1139127C
Authority
CN
China
Prior art keywords
dielectric film
resistive element
mosfet
film
splicing ear
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB991217462A
Other languages
English (en)
Other versions
CN1250229A (zh
Inventor
�Ա���־
冈本仁志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1250229A publication Critical patent/CN1250229A/zh
Application granted granted Critical
Publication of CN1139127C publication Critical patent/CN1139127C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

为了防止因浪涌电流的流入造成的电路击穿，利用在半导体电路与连接端子的布线上插入电阻元件的结构，确实防止因电阻元件与电路基片的间隙的绝缘膜的高压电位差造成的击穿。利用通过绝缘膜205使电阻元件211与扩散层212对置的结构，通过用第三布线210将连接电阻元件211和连接端子207的第二布线209与扩散层212连接，使从连接端子207流入电阻元件211一端的高电压浪涌电流也同时流入扩散层212的一端，在扩散层212和电阻元件211上不产生高压电位差。

Description

电路装置及其制造方法
技术领域
本发明涉及使用开关晶体管等的电路装置及其制造方法。
背景技术
目前，作为一个独立的芯片元件形成的电路装置被用于各种电子设备。这种电路装置一般在一个电路基片上集成多个微小的半导体电路，称为IC(集成电路)和LSI(大规模集成电路)等。
在作为芯片元件形成的电路装置中，与电子设备的各部分连接的多个引线管脚从树脂封装突出，而集成了半导体电路的电路基片被密封在树脂封装中。在电路基片上形成半导体电路的同时，还用薄膜技术形成金属布线和连接端子，在半导体电路中用金属布线连接连接端子。
而且，由于用键合线连接该电路基片的多个连接端子与多个引线管脚，所以可以从引线管脚对在树脂封装中密封的半导体电路进行存取。但是，在从这样的电路装置外露的引线管脚上会有静电等高电压的作用，如果该高电压达到半导体电路，那么会产生击穿。
为了防止击穿，在目前的电路装置中，在电路基片的多数连接端子上形成电阻元件，在连接端子和半导体电路的连接中串入该电阻元件。如果象这样在半导体电路和连接端子的连接中串入电阻元件，那么由于可以用电阻元件使从连接端子侵入的浪涌电流平滑，所以可以防止半导体电路的击穿。
再有，在用MOS(金属氧化物半导体)结构形成电路装置的情况下，由于在电路基片的表面上形成隔离半导体电路的场氧化膜，所以在该场氧化膜的表面上也形成上述电阻元件。
在这样的结构中，由于通过把电路基片接地等来维持基准电压，所以如果在电阻元件上有高电压作用，那么位于电路基片的间隙位置的场氧化膜会因电位差而被击穿。在特开平6-151716号公报中披露了以防止该问题为目的电路装置。
其中，作为一个以往例，下面参照图7说明在上述公报中披露的电路装置。再有，该图是表示电路装置主要部分的纵剖面图。
该电路装置100配备作为第一导电型的电路基片的P型基片101，并使该P型基片101接地。在该P型基片101的表面上形成各种半导体电路(图中未示出)，在P型基片101的表面上形成作为从周围隔离该半导体电路的绝缘膜的场氧化膜102。
在该场氧化膜102的表面上处于与半导体电路背离的位置上形成连接端子103，在场氧化膜102的表面上，形成作为电阻元件的多晶硅构成的电阻膜104和作为保护元件的MOSFET(MOS场效应晶体管)105。由上述电阻膜104和MOSFET105形成保护电路，顺序地通过形成保护电路的电阻膜104和MOSFET105使连接端子103与半导体电路连接。
但是，在p型基片101的表面下通过场氧化膜102与电阻膜104对置的位置上，形成作为第二导电型扩散层的n阱106，通过场氧化膜102的通孔连接电阻膜104与该n阱106。
在上述结构的电路装置100中，实际上把p型基片101密封在树脂封装的内部，由于用键合线分别连接多个连接端子103与多个引线管脚(图中未示出)，所以半导体电路可以从连接端子103输入输出电信号。
此时，在外部产生静电后，即使在连接端子103上流入高电压的浪涌电流，由于该浪涌电流被电阻膜104平滑，所以可防止半导体电路的击穿。而且，由于电阻膜104和通过场氧化膜102对置的n阱106连接，所以即使在电阻膜104上有高电压作用，场氧化膜102也不会被击穿。
就是说，在上述电路装置100中，将p型基片101接地，但由于作用于电阻膜104的高电压也同样作用于n阱106，所以在位于该n阱106和电阻膜104的间隙位置的场氧化膜102上没有高压电位差的作用。而且，如果在连接端子103上施加高电压的浪涌电流，那么该浪涌电流从与二极管连接的MOSFET105流出p型基片101。
再有，近年来的电路装置和电子设备正在降低各部分的电气阻抗，提高使用的电信号的频率。因此，上述电路装置的电阻元件的主要目的有从半导体电路的保护转移至阻抗匹配的倾向，其电阻值也逐年降低。
上述电路装置100可以用电阻膜104防止因注入高电压的浪涌电流造成的半导体电路的击穿，还可以利用n阱106防止因作用于该电阻膜104的高电压产生的场氧化膜102的击穿。
但是，在上述公报披露的电路装置100的情况下，由于其结构未最佳化，所以场氧化膜102的保护不充分。就是说，电阻膜104和n阱106大致在中央位置进行连接，但浪涌电流从连接端子103流入电阻膜104的一端。
因此，在电阻膜104的一端中流入高电压的浪涌电流时，由于n阱106的电位未充分上升，所以在电阻膜104的一端和n阱106上产生瞬间的高压电位差，会使场氧化膜102被击穿。
此外，在上述公报中披露的电路装置100的情况下，如果输入给连接端子103的信号频率上升，那么通过低电阻值的电阻膜104，在半导体电路的输入电容器(图中未示出)上通电的平均单位时间的电流量增大。与此对应的电阻膜104的平均单位时间的发热量增加，但该电阻膜104的发热变为从p型基片101上散热。
但是，由于在隔离半导体电路的场氧化膜102中电阻膜104与n阱106隔离，所以在电阻膜104与p型基片101的间隙中设置有厚的绝缘膜，难以把电阻膜104的发热从p型基片101上良好地散热。
发明内容
鉴于上述课题，本发明的目的在于提供可以防止半导体电路和绝缘膜击穿的电路装置，和可使电阻元件的发热良好地散热的电路装置及其制造方法。
本发明的一种电路装置包括：第一导电型的电路基片；形成在该电路基片的表面上的MOSFET；形成在所述电路基片的表面上使该MOSFET与周围隔离的绝缘膜；形成在该绝缘膜的表面上与所述MOSFET背离的位置上的连接端子；形成在该连接端子和所述MOSFET的中间位置的所述绝缘膜表面上的电阻元件；形成在所述绝缘膜表面上连接所述电阻元件的一端与所述MOSFET的第一布线；形成在所述绝缘膜表面上连接所述电阻元件的另一端与所述连接端子的第二布线；通过所述绝缘膜形成在面对所述电阻元件的所述电路基片的表面下的第二导电型的扩散层；和将该扩散层与所述第二布线连接的第三布线。
因此，在本发明的电路装置中，由于MOSFET与连接端子连接，所以MOSFET通过连接端子可以与外部进行输入输出电信号。但是，由于通过电阻元件连接MOSFET和连接端子，所以即使从外部向连接端子流入高电压的浪涌电流，MOSFET也不会被击穿。由于第一导电型的电路基片上形成的第二导电型的扩散层通过绝缘膜与电阻元件对置，该电阻元件与扩散层连接，所以即使有高电压作用在电阻元件上，绝缘膜也不会因高压电位差而被击穿。特别是由于用第三布线把连接电阻元件和连接端子的第二布线与扩散层连接，所以在从连接端子向电阻元件的一端流入高电压的浪涌电流时，该浪涌电流也同时流入扩散层的一端。因此，由于从连接端子流入高电压的浪涌电流，所以确实可防止在扩散层和电阻元件上产生高压电位差。此外，由于第一导电型的电路基片和第二导电型的扩散层的部分具有作为寄生二极管的功能，所以使第二布线通电的正常电压的电流不流出电路基片，而使第二布线通电的异常高电压的电流却通过寄生二极管的击穿流出电路基片。
再有，本发明中所说的第一导电型指p型和n型中的一个，而第二导电型则指另一个。此外，本发明所说的表面上指位于该部件表面上方的位置，并不限定于直接层积在该部件的表面上。
在上述电路装置中，所述绝缘膜由场氧化膜和比该场氧化膜膜厚更薄的绝缘薄膜构成，在所述扩散层与所述电阻元件的间隙的至少一部分上，可以仅设置有所述绝缘薄膜，而没有设置所述场氧化膜。
这种情况下，用作为绝缘膜一部分的场氧化膜使半导体电路与周围隔离，用作为绝缘膜一部分的绝缘薄膜使扩散层与电阻元件绝缘。因MOSFET与连接端子的通电使电阻元件发热，但由于在该电阻元件和电路基片的间隙中仅存在绝缘薄膜，所以电阻元件的发热被良好地传导给电路基片。
在上述电路装置中，所述绝缘薄膜的膜厚可以为所述场氧化膜膜厚的1/2～1/100。这种情况下，由于绝缘膜的电阻值大致与膜厚成比例，所以如果绝缘薄膜的膜厚为场氧化膜的1/100以上，那么使扩散层与电阻元件良好地绝缘。由于层膜的传导热量与膜厚大致成反比，所以如果绝缘膜的成分与场氧化膜相同，并且如果绝缘薄膜的膜厚在场氧化膜膜厚的1/2以下，那么绝缘薄膜传导的热量达到场氧化膜传导热量的数倍。
本发明的另一电路装置包括：电路基片；形成在该电路基片的表面上的第一绝缘膜；形成在该第一绝缘膜的表面上的MOSFET；形成在所述第一绝缘膜的表面上使该MOSFET与周围隔离的第二绝缘膜；形成在该第二绝缘膜的表面上与所述MOSFET背离的位置上的连接端子；形成在该连接端子和所述MOSFET的中间位置的所述第二绝缘膜的内部的预定导电型的扩散层；形成在所述第二绝缘膜的表面上的至少所述扩散层上的位置处的第三绝缘膜；形成在该第三绝缘膜的表面上的至少所述扩散层上的位置处的电阻元件；形成在所述第二绝缘膜表面上连接所述电阻元件的一端与所述MOSFET的第一布线；形成在所述第二绝缘膜表面上连接所述电阻元件的另一端与所述连接端子的第二布线；和连接该第二布线与所述扩散层的第三布线。
因此，在本发明的电路装置中，由于MOSFET与连接端子连接，所以MOSFET通过连接端子可以与外部进行输入输出电信号。但是，由于通过电阻元件连接MOSFET和连接端子，所以即使从外部向连接端子流入高电压的浪涌电流，MOSFET也不会被击穿。由于第二绝缘膜中形成的扩散层通过第三绝缘膜与电阻元件对置，该电阻元件与扩散层连接，所以在电阻元件上即使有高电压作用，绝缘膜也不会因高压电位差而被击穿。特别是由于用第三布线把连接电阻元件和连接端子的第二布线与扩散层连接，所以在从连接端子向电阻元件的一端流入高电压的浪涌电流时，该浪涌电流也同时流入扩散层的一端。因此，由于从连接端子流入高电压的浪涌电流，所以确实可防止在扩散层和电阻元件上产生高压电位差。
在上述电路装置中，所述第三绝缘膜的膜厚可以为所述第二绝缘膜膜厚的1/2～1/100。这种情况下，由于绝缘膜的电阻值大致与膜厚成比例，所以如果第三绝缘膜的膜厚为第二绝缘膜的1/100以上，那么使扩散层与电阻元件良好地绝缘。由于层膜的传导热量与膜厚成反比，所以如果第三绝缘膜的成分与第二绝缘膜相同，并且如果第三绝缘膜的膜厚在第二绝缘膜膜厚的1/2以下，那么第三绝缘膜传导的热量达到第二绝缘膜传导热量的数倍。
本发明的电路装置的制造方法包括在第一导电型的电路基片的表面下形成第二导电型的扩散层，同时在表面上形成绝缘膜，在用所述电路基片表面的所述绝缘膜使其与周围隔离的位置上形成MOSFET，在所述绝缘膜的表面上的与所述MOSFET背离的位置处形成连接端子，在所述绝缘膜的表面上形成电阻元件后，用第一布线将其一端与所述MOSFET连接，同时用第二布线将其另一端与所述连接端子连接，在所述电阻元件和所述连接端子的中间位置的所述绝缘膜上形成通孔，通过该通孔，用第三布线连接所述第二布线和所述扩散层。
因此，在按照本发明的方法制造的电路装置中，由于MOSFET与连接端子连接，所以MOSFET通过连接端子可以与外部进行输入输出电信号。但是，由于通过电阻元件连接MOSFET和连接端子，所以即使从外部向连接端子流入高电压的浪涌电流，MOSFET也不会被击穿。由于第二绝缘膜中形成的扩散层通过第三绝缘膜与电阻元件对置，该电阻元件与扩散层连接，所以即使有高电压作用在电阻元件上，绝缘膜也不会因高压电位差而被击穿。特别是由于用第三布线把连接电阻元件和连接端子的第二布线与扩散层连接，所以在从连接端子向电阻元件的一端流入高电压的浪涌电流时，该浪涌电流也同时流入扩散层的一端。因此，由于从连接端子流入高电压的浪涌电流，所以确实可防止在扩散层和电阻元件上产生高压电位差。此外，由于第一导电型的电路基片和第二导电型的扩散层的部分具有作为寄生二极管的功能，所以使第二布线通电的正常电压的电流不流出电路基片，而使第二布线通电的异常高电压的电流却通过寄生二极管流出电路基片。
作为上述电路装置的制造方法，作为所述绝缘膜，可以分别形成场氧化膜和绝缘薄膜，在所述扩散层与所述电阻元件的间隙的至少一部分上仅设置有所述绝缘薄膜，而没有设置所述场氧化膜。
在按该方法制造的电路装置中，用作为绝缘膜一部分的场氧化膜使MOSFET与周围隔离，用作为绝缘膜一部分的绝缘薄膜使扩散层与电阻元件绝缘。因MOSFET与连接端子的通电使电阻元件发热，但由于在该电阻元件和电路基片的间隙中仅存在绝缘薄膜，所以电阻元件的发热被良好地传导给电路基片。
本发明的另一电路装置的制造方法法包括在电路基片的表面上形成第一绝缘膜，在该第一绝缘膜的表面上形成MOSFET，在所述第一绝缘膜的表面上形成第二绝缘膜，以便将该MOSFET与周围隔离，在该第二绝缘膜的表面上的与所述MOSFET背离的位置上形成连接端子，用第一布线连接所述MOSFET与电阻元件的一端，用第二布线连接所述电阻元件的另一端与所述连接端子，在所述连接端子和所述MOSFET的中间位置的所述第二绝缘膜内部形成预定导电型的扩散层，在所述第二绝缘膜的表面上至少所述扩散层上的位置上形成第三绝缘膜，使所述电阻元件处于所述第三绝缘膜表面上的至少所述扩散层上的位置，在所述电阻元件和所述连接端子的中间位置的所述第三绝缘膜上形成通孔，通过该通孔，用第三布线连接所述第二布线和所述扩散层。
因此，在按照本发明的方法制造的电路装置中，由于把MOSFET与连接端子连接，所以MOSFET通过连接端子可以与外部进行输入输出电信号。但是，由于通过电阻元件连接MOSFET和连接端子，所以即使从外部向连接端子流入高电压的浪涌电流，MOSFET也不会被击穿。由于第二绝缘膜中形成的扩散层通过第三绝缘膜与电阻元件对置，该电阻元件与扩散层连接，所以即使有高电压作用在电阻元件上，绝缘膜也不会因高压电位差而被击穿。特别是由于用第三布线把连接电阻元件和连接端子的第二布线与扩散层连接，所以在从连接端子向电阻元件的一端流入高电压的浪涌电流时，该浪涌电流也同时流入扩散层的一端。因此，由于从连接端子流入高电压的浪涌电流，所以确实可防止在扩散层和电阻元件上产生高压电位差。
附图说明
图1表示本发明第一实施例的电路装置的主要部分，(a)是模式的平面图，而(b)是(a)的A-A剖面图。
图2是表示电路装置的等效电路图。
图3是表示电路装置的制造方法的工序图。
图4是表示一变形例电路装置的制造方法的工序图。
图5表示本发明第二实施例的电路装置的主要部分，(a)是模式的平面图，而(b)是(a)的A-A剖面图。
图6是表示电路装置的制造方法的工序图。
图7是表示以往例的电路装置主要部分的纵剖面图。
具体实施方式
下面，参照图1至图3说明本发明的第一实施例。再有，关于本实施例，与上述以往实施例相同的部分使用同一名称，并省略详细的说明。图1(a)是表示本实施例的电路装置主要部分的模式的平面图，图1(b)是图1(a)的A-A剖面图，图2是表示电路装置的等效电路的电路图，而图3是表示本实施例的电路装置制造方法的工序图。
如图3(d)所示，本实施例的电路装置200配有作为第一导电型电路基片的p型基片201，在该p型基片201的表面上形成作为MOSFET的MOSFET202。在p型基片201的表面上形成绝缘膜203，而该绝缘膜203由场氧化膜204和绝缘薄膜205这两层构成。
该绝缘薄膜205也由其成分与场氧化膜204相同的氧化膜构成，其中，绝缘薄膜205的膜厚为场氧化膜204膜厚的五分之一。把场氧化膜204层积在p型基片201的表面上，使MOSFET202与周围隔离，并在场氧化膜204的表面上大致均匀地层积绝缘薄膜205。
在绝缘薄膜205的表面上大致均匀地层积层间膜206，在该层间膜206的表面上层积金属膜。通过按预定形状形成该金属膜，形成连接端子207和各种布线208～210。
就是说，在MOSFET202上连接第一布线208，在与MOSFET202背离的位置上形成连接端子207。在该连接端子207上一体地连接第二布线209，在电阻元件211的两端分别连接该第二布线209和第一布线208。
此外，如图2中的等效电路所示，在第一布线208上连接作为保护元件的一对二极管217、218，一个二极管217与电源(图中未示出)连接，同时另一个二极管218通过p型基片201接地。
如图1所示，电阻元件211由多晶硅的矩形薄膜构成，层积在位于连接端子207和MOSFET202的中间位置的绝缘薄膜205的表面上。在电阻元件211的下方设置有用于绝缘的各种膜204、205，通过这些膜204、205，在与电阻元件211对置的位置上，在p型基片201的表面下形成作为第二导电型扩散层的n型阱212。
如图2所示，由于该n型阱212和p型基片201的部分具有作为寄生二极管的功能，所以利用该寄生二极管、电阻元件209和二极管217、218等，形成保护MOSFET202等MOSFET不会从连接端子207流入异常电压的保护电路219。
如图1所示，实际上由电阻元件211的两端至外侧形成n型阱212，在其一端连接第三布线210。更详细地说，在位于第三布线210位置的各膜204～206上形成预定形状的通孔213，同时在n型阱212上形成n+区域214，第三布线210通过通孔213与n+区域214连接。
再有，在面对电阻元件211中央部分的位置上，除去场氧化膜204后仅留有绝缘薄膜205，在该位置的n型阱212中也形成n+区域215。此外，用钝化膜216覆盖电路装置200表面的大致整个区域，通过部分地除去该钝化膜216，露出连接端子207。
在上述MOSFET202的位置上，在p型基片201的表面下也形成一个n型阱221，在该n型阱221的表面位置中，除去上述场氧化膜204。在除去该场氧化膜204的n型阱221表面位置的两端，形成用于源和漏的p+区域222、223，在这些p+区域222、223的间隙位置中p型基片201的表面上通过栅极氧化膜224层积栅电极225。
在该栅电极225和p+区域222、223等表面的整个区域上，顺序地层积绝缘薄膜205和层间膜206，在该层间膜206的表面上形成源极布线226、栅极布线227和漏极布线228。
如图2所示，由于第一布线208与栅极布线227连接，所以该栅极布线227与所述第一布线208形成一体后，与栅电极225连接。源极布线226与用于源的p+区域222连接，而漏极布线228与用于漏的p+区域223连接。
再有，实际上在上述MOSFET202的后段，还形成各种MOSFET，于是，在集成各种MOSFET的p型基片201的周围，排列多个引线管脚(图中未示出)。用键合线分别连接该多个引线管脚的内侧部分和多个连接端子207，在这样的状态下，把p型基片201、键合线和引线管脚的内侧部分密封在一个树脂封装中(图中未示出)。
在上述结构中，本实施例的电路装置200作为各种电子设备的部件来使用。在该情况下，由于在从电路装置200的树脂封装的外面突出的引线管脚外侧部分上连接电子设备的各部分，由此把各种电信号输入输出给电路装置200内部的MOSFET202等MOSFET。
但是，这种电路装置200在与外部进行输入输出电信号的情况下，由于在外部产生静电等，所以在电路装置200的连接端子207上流入高电压的浪涌电流。但是，由于通过电阻元件211和二极管217、218连接该连接端子207和MOSFET202，所以可防止因直接施加浪涌电流的高电压造成的MOSFET202的击穿。
用绝缘薄膜205使具有上述功能的电阻元件211与p型基片201绝缘，但在通过该绝缘薄膜205与电阻元件211对置的位置上形成n型阱212，该n型阱212与电阻元件211连接。
因此，在本实施例的电路装置200中，如上所述，即使因浪涌电流的流入在电阻元件211上产生高电压作用，通过同样的高电压作用在n型阱212上，使处于该的间隙位置的绝缘薄膜205不会因高压电位差而被击穿。
特别是，由于用第三布线210将连接电阻元件211和连接端子207的第二布线209与n型阱212连接，所以在从连接端子207向电阻元件211的一端流入高电压的浪涌电流时，该浪涌电流同时还流入n型阱212的一端。
因此，由于从连接端子207流入高电压的浪涌电流，所以确实可防止在n型阱212和电阻元件211上产生高压电位差，也不会因施加高电压的时间差使绝缘薄膜205击穿。
而且，由于p型基片201和n型阱212的部分具有作为寄生二极管的功能，所以使第二布线209通电的正常电压的电流不流出p型基片201，使第二布线209通电的异常高电压的电流通过二极管217、218和寄生二极管的击穿流出p型基片201，确实更可防止绝缘薄膜205和MOSFET202的击穿。
而且，在本实施例的电路装置200中，绝缘膜203由场氧化膜204和绝缘薄膜205构成，在n型阱212和电阻元件211的间隙的大致所有区域上仅设置有绝缘薄膜205，而没有设置场氧化膜204。
因此，即使因MOSFET202与连接端子207的通电使电阻元件211发热，也可以把该电阻元件211的发热良好地传导给p型基片201，还可以防止因电阻元件211的异常发热产生的绝缘薄膜205等的损伤。
再有，在本实施例的电路装置200中，由于绝缘薄膜205的膜厚为场氧化膜204膜厚的五分之一，所以与在电阻元件211和p型基片201的间隙中有场氧化膜204的情况相比，传导发热的效率提高了四倍。
更详细地说，如果场氧化膜204的热传导系数为K，膜厚为Tf，电阻元件211的宽度为W，长度为L，那么在电阻元件211和p型基片201的间隙中设置有场氧化膜204情况下的热阻抗Rf变为
Rf＝Tf/(K·W·L)。
在本实施例中，由于场氧化膜204和绝缘薄膜205的成分相同，所以热传导系数也相同。但是，由于绝缘薄膜205的膜厚Tz为场氧化膜204膜厚Tf的五分之一，所以其热阻抗Rz变为
Rz＝Tz/(K·W·L)＝Rf/5。
就是说，与电阻元件211和p型基片201的间隙中设置有场氧化膜204的情况相比，由于本实施例的电路装置200的热阻抗降低至五分之一，所以电阻元件211的温度上升比例也改善了五分之一。
其中，下面参照图3简单地说明本实施例的电路装置200的制造方法。首先，如图3(a)所示，在p型基片201的表面上形成场氧化膜204，并在电阻元件211和MOSFET202的各部分位置开口，同时形成两个n型阱212、221，并顺序形成n+区域214和p+区域222、223。
随后，仅在MOSFET202位置的p+区域222、223的间隙位置的n型阱221的表面上，顺序地层积栅极氧化膜224和栅电极225，如图3(b)所示，在整个器件的表面上同样地层积绝缘薄膜205。
接着，如图3(c)所示，在绝缘薄膜205的表面上形成电阻元件211，如图3(d)所示，在其整个表面上形成层间膜206后，在各部分中形成通孔，通过形成各种布线208～210、226～228，制成本实施例的电路装置200。
在本实施例的电路装置200的制造方法中，如上所述，由于电阻元件211位置的各种膜层与MOSFET202位置的各种膜层同时形成，所以与以往的制造方法相比，工序数不会无谓地增加，生产率高。
再有，本发明并不限于上述实施例，在不脱离其主要精神的范围内允许进行各种变形。例如，在上述实施例中，举例说明了用场氧化膜204和绝缘薄膜205形成绝缘膜203，在n型阱212和电阻元件211的间隙的大致整个区域上，仅有绝缘薄膜205，而没有场氧化膜204的情况。
但是，不形成上述那样的绝缘薄膜，也可以仅用场氧化膜形成绝缘膜。这种情况下，由于绝缘膜的膜厚增大，所以把电阻元件211的发热传导给p型基片201的效率下降，但由于可以省略绝缘薄膜的形成，所以生产率提高。
但是，通过把电阻元件位置的绝缘薄膜与MOSFET的栅极氧化膜同时形成，可以不降低生产率，形成场氧化膜与另一个绝缘薄膜。作为一变形例，图4举例示出这种电路装置300的制造方法。
此外，在上述实施例中，举例说明了在n型阱212的各部分中形成n+区域215的情况，但也可以省略该区域。例如，如图4所示，在n型阱212的表面上形成绝缘薄膜205和电阻元件211后，如果形成n+区域214，那么可以实现电阻元件211下面不存在电路装置200中的n+区域215的电路装置300。
再有，在场氧化膜204的膜厚达到一般的500(nm)左右的情况下，如果绝缘薄膜205的膜厚达到场氧化膜204膜厚的一半250(nm)以上，那么热传导性下降。但是，如果绝缘薄膜205的膜厚达到场氧化膜204膜厚的百分之一5(nm)以下，那么就会有不能确保充分的绝缘性的情况。因此，期望绝缘薄膜205的膜厚为场氧化膜204膜厚的1/2～1/100，达到1/5～1/50更好。
而且，在上述实施例中，举例说明了在p型基片201上形成n型阱212后与电阻元件211对置的情况，但也可以使该基片与阱的导电型相反。但是，在把电路基片接地的情况下，最好使电路基片为p型，在使电路基片维持高压的基准电位的情况下，最好使电路基片为n型。
下面，参照图5和图6说明本发明第二实施例的电路装置。再有，图5(a)是表示本实施例的电路装置主要部分的模式的平面图，而图5(b)是图5(a)的A-A剖面图，图6是表示本实施例的电路装置制造方法的工序图。
本实施例的电路装置400在作为电路基片的p型基片401的表面上层积作为第一绝缘膜的绝缘氧化膜402，形成SOI(绝缘体上的硅)基片，如图6(d)所示，在该SOI基片上形成作为MOSFET的MOSFET403。
在绝缘氧化膜402的表面上形成作为第二绝缘膜的元件隔离膜404，用该元件隔离膜404使MOSFET403与周围隔离。在元件隔离膜404的表面上顺序层积作为第三绝缘膜的绝缘薄膜405和层间膜406，在该层间膜406的表面上与MOSFET403背离的位置上形成连接端子407。
在连接端子407和MOSFET403的中间位置的元件隔离膜404的内部，形成作为预定导电型扩散层的n型体的n型阱408，在该n型阱408上的位置上，通过绝缘薄膜405形成电阻元件409。
在层间膜406的表面上形成第一布线410、第二布线411，用该第一布线410连接电阻元件409的一端与MOSFET403，同时通过第二布线411层积电阻元件409的另一端和连接端子407。因而，在第二布线411的下面形成通孔，通过该通孔，用第三布线412连接第二布线411和n型阱408。
再有，除在SOI基片上形成的部分之外，由于本实施例的电路装置400的MOSFET403的结构与上述第一实施例的电路装置200的MOSFET202相同，所以使用相同的名称和符号，并省略详细的说明。此外，本实施例的电路装置400也大致在整个表面的全部区域上形成钝化413。
在上述结构中，本实施例的电路装置400与上述电路装置200一样，由于通过电阻元件409连接MOSFET403和连接端子407，所以即使有从外部向连接端子407流入高电压的浪涌电流，MOSFET403也不会被击穿。
因而，由于在具有上述功能的电阻元件409上通过绝缘薄膜405与n型阱408对置，在连接连接端子407和电阻元件409的第二布线411上用第三布线412连接n型阱408，所以在连接端子407上即使流入高电压的浪涌电流，在电阻元件409和n型阱408上也不产生高压电位差，位于其的间隙位置的绝缘薄膜405不会因高压电位差被击穿。
而且，由于本实施例的电路装置400形成SOI结构，所以对用以往例说明那样的p型基片401的热阻抗大。但是，由于绝缘薄膜405的膜厚为元件隔离膜404膜厚的几分之一左右，所以通过绝缘薄膜405向n型阱408传热。
由于这种热量经第三布线412、电阻部分的触点和第二布线411从连接端子407传导给键合线(图中未示出)，所以与在元件隔离膜404上形成电阻元件409的情况相比，本实施例的电路装置404的散热性良好。
而且，本实施例的电路装置400与上述电路装置200、300一样，由于电阻元件409位置的各种层膜与MOSFET403位置的各种层膜同时形成，所以其生产率良好。
再有，本发明并不限于上述实施例，在不脱离其主要精神的范围内允许各种变形。例如，在上述实施例中，作为预定导电型的电路基片，举例示出了p型基片，但也可以将预定导电型的电路基片作为n型基片，将n型阱408作为p型阱。
如上所述，特别在使元件隔离膜404与绝缘氧化膜402接触的SOI结构的电路装置400的情况下，不必使电路基片与扩散层的导电型相反，有可能把p型基片401和p型阱进行组合。但是，即使在元件隔离膜不接触绝缘氧化膜的SOI结构的电路装置(图中未示出)的情况下，将n型阱与p型阱适当组合后，也有可能实现上述结构。
由于本发明按上述说明的结构构成，所以具有以下所述的效果。
在本发明的一个电路装置中，通过把MOSFET和连接端子通过电阻元件来连接，在第一导电型的电路基片上形成的第二导电型的扩散层通过绝缘膜面对电阻元件，用第三布线将连接该电阻元件和连接端子的第二布线与扩散层连接，即使从外部向连接端子流入高电压的浪涌电流，也可以用电阻元件防止MOSFET的击穿，由于从连接端子流入电阻元件一端的高电压浪涌电流还同时流入扩散层的一端，所以通过在扩散层和电阻元件上产生高压电位差，也可以防止绝缘膜的击穿。
在上述电路装置中，通过在扩散层和电阻元件的间隙的至少一部分上仅设置有绝缘薄膜而没有设置场氧化膜，可以把电阻元件的发热良好地传导给电路基片。
在上述电路装置中，通过使绝缘薄膜的膜厚为场氧化膜膜厚的1/2～1/100，可以良好地绝缘扩散层和电阻元件，与在扩散层和电阻元件的间隙中有场氧化膜位置的情况相比，可以使热量的传导效率提高数倍。
在本发明的其它电路装置中，通过把MOSFET和连接端子通过电阻元件来连接，在第二绝缘膜上形成的扩散层通过第三绝缘膜面对电阻元件，用第三布线把连接电阻元件和连接端子的第二布线与扩散层连接，即使从外部向连接端子流入高电压的浪涌电流，也可以用电阻元件防止MOSFET的击穿，由于从连接端子流入电阻元件一端的高电压浪涌电流还同时流入扩散层的一端，所以通过在扩散层和电阻元件上产生高压电位差，也可以防止第三绝缘膜的击穿。
在上述电路装置中，通过使第三绝缘膜的膜厚为第二绝缘膜膜厚的1/2～1/100，可以良好地绝缘扩散层和电阻元件，并可以将电阻元件的发热良好地传导给键合线等。

Claims (8)

1.一种电路装置，包括：
第一导电型的电路基片；
形成在该电路基片的表面上的MOSFET；
形成在所述电路基片的表面上使该MOSFET与周围隔离的绝缘膜；
形成在该绝缘膜的表面上与所述MOSFET背离的位置上的连接端子；
形成在该连接端子和所述MOSFET的中间位置的所述绝缘膜表面上的电阻元件；
形成在所述绝缘膜表面上连接所述电阻元件的一端与所述MOSFET的第一布线；
形成在所述绝缘膜表面上连接所述电阻元件的另一端与所述连接端子的第二布线；
通过所述绝缘膜形成在面对所述电阻元件的所述电路基片的表面下的第二导电型的扩散层；和
将该扩散层与所述第二布线连接的第三布线。
2.如权利要求1所述的电路装置，其特征在于，所述绝缘膜由场氧化膜和比该场氧化膜膜厚更薄的绝缘薄膜构成；
在所述扩散层和所述电阻元件的至少一部分的间隙上仅设置有所述绝缘膜，而没有设置所述场氧化膜。
3.如权利要求2所述的电路装置，其特征在于，所述绝缘膜的膜厚为所述场氧化膜膜厚的1/2～1/100。
4.一种电路装置，包括：
电路基片；
形成在该电路基片的表面上的第一绝缘膜；
形成在该第一绝缘膜的表面上的MOSFET；
形成在所述第一绝缘膜的表面上使该MOSFET与周围隔离的第二绝缘膜；
形成在该第二绝缘膜的表面上与所述MOSFET背离的位置上的连接端子；
形成在该连接端子和所述MOSFET的中间位置的所述第二绝缘膜的内部的预定导电型的扩散层；
形成在所述第二绝缘膜的表面上的至少所述扩散层上的位置处的第三绝缘膜；
形成在该第三绝缘膜的表面上的至少所述扩散层上的位置处的电阻元件；
形成在所述第二绝缘膜表面上连接所述电阻元件的一端与所述MOSFET的第一布线；
形成在所述第二绝缘膜表面上连接所述电阻元件的另一端与所述连接端子的第二布线；和
连接该第二布线与所述扩散层的第三布线。
5.如权利要求4所述的电路装置，其特征在于，所述第三绝缘膜的膜厚为所述第二绝缘膜膜厚的1/2～1/100。
6.一种电路装置的制造方法，该方法包括在第一导电型的电路基片的表面下形成第二导电型的扩散层，同时在表面上形成绝缘膜，在用所述电路基片表面的所述绝缘膜使其与周围隔离的位置上形成MOSFET，在所述绝缘膜的表面上的与所述MOSFET背离的位置处形成连接端子，在所述绝缘膜的表面上形成电阻元件后，用第一布线将其一端与所述MOSFET连接，同时用第二布线将其另一端与所述连接端子连接，其特征在于，
在所述电阻元件和所述连接端子的中间位置的所述绝缘膜上形成通孔，
通过该通孔，用第三布线连接所述第二布线和所述扩散层。
7.如权利要求6所述的电路装置的制造方法，其特征在于，形成场氧化膜，
在该场氧化膜的表面上层积绝缘薄膜，形成所述绝缘膜，在所述扩散层与所述电阻元件的间隙的至少一部分上仅设置有所述绝缘薄膜，而没有设置所述场氧化膜。
8.一种电路装置的制造方法，该方法包括在电路基片的表面上形成第一绝缘膜，在该第一绝缘膜的表面上形成MOSFET，在所述第一绝缘膜的表面上形成第二绝缘膜，以便将该MOSFET与周围隔离，在该第二绝缘膜的表面上的与所述MOSFET背离的位置上形成连接端子，用第一布线连接所述MOSFET与电阻元件的一端，用第二布线连接所述电阻元件的另一端与所述连接端子，其特征在于，
在所述连接端子和所述MOSFET的中间位置的所述第二绝缘膜内部形成预定导电型的扩散层，
在所述第二绝缘膜的表面上至少所述扩散层上的位置上形成第三绝缘膜，
使所述电阻元件处于所述第三绝缘膜表面上的至少所述扩散层上的位置，
在所述电阻元件和所述连接端子的中间位置的所述第三绝缘膜上形成通孔，
通过该通孔，用第三布线连接所述第二布线和所述扩散层。
CNB991217462A 1998-08-17 1999-08-17 电路装置及其制造方法 Expired - Fee Related CN1139127C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP230697/1998 1998-08-17
JP10230697A JP3116916B2 (ja) 1998-08-17 1998-08-17 回路装置、その製造方法

Publications (2)

Publication Number Publication Date
CN1250229A CN1250229A (zh) 2000-04-12
CN1139127C true CN1139127C (zh) 2004-02-18

Family

ID=16911909

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991217462A Expired - Fee Related CN1139127C (zh) 1998-08-17 1999-08-17 电路装置及其制造方法

Country Status (6)

Country Link
US (1) US6320241B1 (zh)
EP (1) EP0981157A3 (zh)
JP (1) JP3116916B2 (zh)
KR (1) KR100307060B1 (zh)
CN (1) CN1139127C (zh)
TW (1) TW418515B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184944A (ja) * 2000-12-12 2002-06-28 Mitsubishi Electric Corp 半導体装置
JP2003243522A (ja) * 2002-02-20 2003-08-29 Mitsubishi Electric Corp 抵抗素子を使用した半導体装置
CN100578573C (zh) 2002-09-20 2010-01-06 株式会社半导体能源研究所 显示器件及其制造方法
US7353483B2 (en) * 2004-02-20 2008-04-01 Matsushita Electric Industrial Co., Ltd. Element arrangement check device and printed circuit board design device
JP3760945B2 (ja) 2004-04-01 2006-03-29 セイコーエプソン株式会社 半導体装置及びその製造方法
US7242074B2 (en) * 2004-12-06 2007-07-10 Lsi Corporation Reduced capacitance resistors
JP5005241B2 (ja) * 2006-03-23 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5138274B2 (ja) * 2007-05-25 2013-02-06 三菱電機株式会社 半導体装置
US8363365B2 (en) 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5448584B2 (ja) * 2008-06-25 2014-03-19 株式会社半導体エネルギー研究所 半導体装置
WO2011001494A1 (ja) * 2009-06-29 2011-01-06 富士通株式会社 半導体装置およびその製造方法
TWI548057B (zh) 2011-04-22 2016-09-01 半導體能源研究所股份有限公司 半導體裝置
US8673426B2 (en) 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US9105502B2 (en) * 2012-06-05 2015-08-11 Globalfoundries Singapore Pte. Ltd. Integrated circuit comprising on-chip resistors with plurality of first and second terminals coupled to the resistor body
US9911756B2 (en) 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage
JP6740959B2 (ja) * 2017-05-17 2020-08-19 株式会社オートネットワーク技術研究所 回路装置
JP7180359B2 (ja) * 2018-12-19 2022-11-30 富士電機株式会社 抵抗素子

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5599776A (en) * 1979-01-26 1980-07-30 Hitachi Ltd Variable resistance semiconductor device
JPS6144454A (ja) * 1984-08-09 1986-03-04 Fujitsu Ltd 半導体装置
JPH0620110B2 (ja) 1985-10-07 1994-03-16 日本電気株式会社 半導体装置
JPH02162759A (ja) 1988-12-16 1990-06-22 Hitachi Ltd 半導体集積回路装置
JPH05151716A (ja) 1991-11-28 1993-06-18 Dainippon Printing Co Ltd 磁気テープのデータバツクアツプ方法
JP2638462B2 (ja) 1993-12-29 1997-08-06 日本電気株式会社 半導体装置
JP3486965B2 (ja) * 1994-07-28 2004-01-13 株式会社デンソー 半導体集積回路装置

Also Published As

Publication number Publication date
CN1250229A (zh) 2000-04-12
US6320241B1 (en) 2001-11-20
EP0981157A2 (en) 2000-02-23
EP0981157A3 (en) 2003-05-07
TW418515B (en) 2001-01-11
JP3116916B2 (ja) 2000-12-11
JP2000058762A (ja) 2000-02-25
KR20000017348A (ko) 2000-03-25
KR100307060B1 (ko) 2001-11-01

Similar Documents

Publication Publication Date Title
CN1139127C (zh) 电路装置及其制造方法
CN103943680B (zh) 半导体装置
CN1309075C (zh) 静电放电保护电路
CN1130770C (zh) 静电放电保护电路
CN101064309A (zh) 半导体装置及其制造方法
CN1186346A (zh) 半导体器件及其制造方法
CN1630078A (zh) 半导体器件
KR950034599A (ko) 반도체 장치와 그의 제조방법
TW201618273A (zh) 具有靜電放電（ｅｓｄ）元件之半導體裝置
KR100196597B1 (ko) 정전 보호 기능을 갖는 반도체 집적 회로 장치
US7800180B2 (en) Semiconductor electrostatic protection device
JPH0923017A (ja) Ｓｏｉ入力保護回路
CN1127142C (zh) 半导体器件
JP6838504B2 (ja) 半導体装置および半導体回路装置
CN1324704C (zh) 半导体设备
JP4423466B2 (ja) 半導体装置
JP6982549B2 (ja) 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体検査装置
CN1217577A (zh) 半导体器件、静电放电保护元件及防护绝缘击穿的方法
JPS6269660A (ja) 静電保護回路
JP2611639B2 (ja) 半導体装置
JPS6221018Y2 (zh)
CN1725500A (zh) 薄膜半导体装置及其制造方法、电光学装置、电子机器
US20080277727A1 (en) Apparatus and method for electrostatic discharge protection with p-well integrated components
TW589730B (en) ESD protection device
CN1380693A (zh) 静电放电缓冲装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030328

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030328

Address after: Kawasaki, Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee